CMOS两级运算放大器设计与HSPICE仿真_何红松
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Abstract: Based on the design specification of the operational amplifier, in this paper, I selected circuit structure and analyzed all parameters of the CMOS operational amplifier in detail then manually computed MOSFET’s geometry length and width based on the Level One model. In the end, I simulated the CMOS operational amplifier by HSPICE.
摘 要：本文根据运算放大器的设计要求(单位增益带宽、相位裕量、输入等效噪声、功耗等)，选择电路结构，详细分 析了 CMOS 运算放大器的所有性能参数，使用 Level one 模型进行手工计算，设计出器件的几何尺寸，最后通过 Hspice 仿 真软件给出了性能指标的仿真结果。
关键词：CMOS；运算放大器；密勒补偿；Hspice
参考文献：
[1]Razavi B ． Design of Analog CMOS Integrated circuits[M]．pp.252.NewYork:McGraw Hill,2001．
[2] Maria del Mar Hershenson, Stephen P. Boyd, Thomas H. Lee, “Optimal Design of a CMOS Op-amp via Geometric Programming”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 20, pp. 1-21, Jan. 2001．
中图分类号：O59
文献标识码：A
文章编号：1673-2219（2007）12-0028-03
1引言
两级运放可以同时实现较高增益和较大输出摆幅[1]，其 设计思路是将增益和摆幅要求分别处理，而不是在同一级中 兼顾增益与摆幅。即运用第一级放大器得到高增益，可以牺 牲摆幅，第二级放大器主要实现大输出摆幅，以补偿第一级 牺牲的摆幅，并进一步提升增益，从而克服了单级运放增益 与摆幅之间的矛盾，同时实现高增益和大摆幅。因此，利用 两级放大器结构设计放大器的思想在通用运放的设计中被 广泛采用。本文详细介绍了一个 CMOS 两级运算放大器的 设计过程。1
该运放的工作原理：信号由差分对管两端输入，差模电 压被转化为差模电流，差模电流作用在电流镜负载上又转化 成差模电压，信号电压被第一次放大后被转化为单端输出， 随即进入共源级再一次被放大后从漏端输出。电路特点是通 过两级结构可以同时满足增益和输出摆幅的要求，即第一级
提供高增益，可以牺牲摆幅，第二级弥补摆幅，同时进一步
2 电路与设计指标
设计指标如表 1 所示。基于这些指标选择了如图 1 示的 电路结构[2]。该运放主体结构为两个单级放大器：差分输入 级和共源增益级，辅助电路为偏置电路和频率补偿电路。差 分输入级采用 PMOS 输入对管，NMOS 电流镜负载；共源 级采用 NMOS 放大管，PMOS 负载管；由六个 MOS 管和一 个电阻构成的电流源为两级放大电路提供偏置，另外还为频 率补偿 MOS 管提供偏压；一个 NMOS 管和一个电容构成频 率补偿电路，连接在共源级的输入输出之间作为密勒补偿。
[3]Pradip Mandal,V. Visvanathan,“CMOS Op-Amp Sizing Using a Geometric Programming Formulation”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 20, pp. 22-38, Jan. 2001．
负电源抑制比
≥ 80dB
等效输入噪声
≤ 300nV/ Hz @1Khz
VDD
6
M9
M5
M8
M7
7
M10
8
M12
10
RB
M11 VN
1
M1
M2
CC
4
5
VP M14
9
2
3
CL
M13
M3
M4
M6
GND
图 1 CMOS 两级运算放大器
收稿日期：2007－06－11 基金项目：CMOS 高性能运算放大器研究与设计（湘科 院科通[2006]6 号） 作者简介：何红松（1976－），湖南永州人，湖南科技 学院电子工程与物理系讲师，主要从事电子技术课程教学和 CMOS 模拟集成电路设计与应用。
（6）设计 M8、M9 尺寸
⎛W ⎜⎝ L
⎞ ⎛W ⎟⎠8 = ⎜⎝ L
⎞ ⎟⎠9
=
⎛ ⎜⎝
W L
⎞ ⎟⎠
5
I I
8 5
= 18.6× 20 80
= 4.65
选取 L8=L9=Lmin=1.2μm,则 W8=W9=5.58μm
各管尺寸和电流总结如表 2：
MOS 管 M1，M2 M3，M4 M5 M6 M7 M8，M9
设计指标
设计要求
仿真结果
静态功耗 开环直流增益 单位增益带宽 相位裕量 转换速率 共模抑制比 负电源抑制比 等效输入噪声
≤ 2mW
2.2776mW
≥ 80 dB
87.6 dB
Maximize
80.5Mhz
≥ 60 Degree
68 Degree
≥ 30 V/uS
48.4 V/uS
≥ 60dB
90.6dB
1010 2
=
2× 300× 103.6 × −6
×
−6
0.04
≈
145
选取 L1=L6=Lmin=1.2μm,则 W1=W2=70μm，W6=174μm （4）设计 M3、M4 尺寸
M3 和 M4 构成电流镜负载，当 VSG4=VSG6 时，镜像最 好，失调最小。这时有：
⎛W ⎞
⎜⎝ L ⎛W ⎜⎝ L
μA, I7 =300μA
（3）设计 M1、M6 尺寸
令两放大管 M1、M6 的过驱动电压为 0.2V,则：
( ) ⎛W
⎜⎝ L
⎞ ⎟⎠1 =
K
p
2I 1 V GS1− V thp
80 × −6
10 = 10 2 34.5×
−6 × 0.04 ≈ 58
( ) ⎛ W
⎜⎝ L
⎞ ⎟⎠6 = K n
2I 6 V GS6−V thn
表 2：各管尺寸和电流汇总
W/L（um/um）
ID（uA）
70/1.2
40
39/2
40
22.3/1.2
80
174/1.2
300
83.7/1.2
300
5.58/1.2
10
4 Hspice 仿真
将 M9-M13 构成的偏置电路用一个 20uA 恒流源代替，
M14 频率补偿管用一个 2K Ω 电阻代替，采用 Hspice 对电
第 28 卷 第 12 期 2007 年 12 月
湖南科技学院学报 Journal of Hunan University of Science and Engineering
Vol.28 No.12 Dec.2007
CMOS 两级运算放大器设计与 HSPICE 仿真
何红松
（湖南科技学院 电子工程与物理系，湖南 永州 425100）
路进行仿真。主要的仿真图形如下：
图 2 频率特性
图 3 转换速率
图 4 共模抑制比 29
主要性能参数的仿真结果总结如下：
由图 2 的频率特性曲线可知，该运放的直流开环增益为
87.6dB,单位增益带宽为 80.5Mhz,相位裕度为 68 度；由图 3
的转换速率仿真曲线可知，正向压摆率为 48.4V/uS；由图 4
（2）分配电流
PDC=VDDItot≤2mW，VDD=5V，Itot=I5+I7+I8+I9≤400μA I5≥SR×Cc=30×106×1×10-12=30μA I7≥SR×(Cc+CL)=30×106×4×10-12=120μA
考虑单位增益带宽要尽可能大，在参照以上比例的同时
稍微加大第一级的电流，分配如下：I8+I9=20μA, I5 =80
（责任编校：何俊华）
A Design of two-stage CMOS Operational Amplifier
HE Hong-song (Department of Electronic Engineering and Physics, Hunan University of Science and Engineering, Yongzhou Hunan 425100, china)
（1）设计 Cc
为了得到 60°的相位裕度，理论上要求零点在 10GBW
之外，可以证明：
P2 ≥ 2.2GBW
⎧ gm6
即：
⎪⎪ ⎨ ⎪
C2 gΒιβλιοθήκη Baidu6
> 2.2 gm1 Cc
> 10 gm1
⎪⎩C c
Cc
可以得到：Cc≥0.22C2，这里，C2= CL，因此：
Cc ≥0.22CL =0.66pF ，选择 Cc=1pF
⎟⎠4 ⎞ ⎟⎠ 6
=
I4 I6
⎛W ⇒ ⎜⎝ L
⎞ ⎟⎠4
=
40 ×145 = 19.33 300
选取 L3=L4=2μm,则 W3=W4=39μm
（5）设计 M5、M7 尺寸
由输出动态范围确定。输出范围 0.5-4.5V,则 M5、M7
过驱动电压为 0.5V。
( ) ⎛W
⎜⎝ L
⎞ ⎟⎠5 =
K
≥ 80dB
95.8dB
≤300nV/ Hz @1Khz 310nV/ Hz @1Khz
5 结论
本文基于设计要求，选择电路结构，详细设计了 MOS 管的尺寸，并在直接用恒流源代替偏置电路，用电阻代替补
偿 MOS 管的情况下对运放进行了 HSPICE 仿真，仿真结果 表明，开环直流增益，相位裕度，转换速率，共模抑制比， 负电源抑制比等性能参数均达到预期设计要求，但是静态功 耗和等效输入噪声两项未能达到设计要求，说明还需要对设 计进行优化。优化设计主要针对静态功耗和等效输入噪声两 项未达标的参数，思路是适当减小静态电流以降低功耗，同 时优化 M1-M4 管尺寸以减小噪声[3]。
增大增益。
负载电容
表 1 设计指标 3 pF
共模输入电压
固定在（VDD + VSS）/2
输出动态范围
[0.1(VDD-VSS), 0.9(VDD-VSS)]
静态功耗
≤ 2mW
开环直流增益
≥ 80dB
单位增益带宽
Maximize
相位裕量
≥ 60 degree
转换速率
≥ 30 V/uS
共模抑制比
≥ 60dB
共模抑制比仿真曲线可知结果为 90.6dB；由 Hspice 仿真输
出的.lis 文件获得运放的直流功耗为 2.2776mW。另外，仿
真 得 到 的 运 放 在 1Khz 时 的 等 效 输 入 噪 声 电 压
为:310nV/ Hz @1Khz。负电源抑制比为 95.8dB。
仿真结果与设计要求列表比较如下：
28
3 电路几何参数设计
本设计采用 0.8μm CMOS 工艺，基于 Level one 模型设 计各管尺寸，提取典型工艺参数如下：
μn=600cm2/v/s,μp=200cm2/v/s,λn=0.03V-1 λp=0.06V-1,Tox=20e-9,Cox=50A/200A×6.9fF/ μm2=1.73fF/ μ m2
p
2I 5 V GS5− V thp
2 × 80 × −6
10 = 10 2 34.5×
−6 × 0.25 ≈ 18.6
⎛W ⎜⎝ L
⎞ ⎟⎠7 =
I I
7 5
×
⎛ ⎜⎝
W L
⎞ ⎟⎠5 =
300 ×18.6 = 69.75 80
选取 L5=L7=Lmin=1.2μm,则 W5=22.3μm，W7=83.7μm
Keywords: CMOS; Operational Amplifier; Miller compensation; Hspice
30
摘 要：本文根据运算放大器的设计要求(单位增益带宽、相位裕量、输入等效噪声、功耗等)，选择电路结构，详细分 析了 CMOS 运算放大器的所有性能参数，使用 Level one 模型进行手工计算，设计出器件的几何尺寸，最后通过 Hspice 仿 真软件给出了性能指标的仿真结果。
关键词：CMOS；运算放大器；密勒补偿；Hspice
参考文献：
[1]Razavi B ． Design of Analog CMOS Integrated circuits[M]．pp.252.NewYork:McGraw Hill,2001．
[2] Maria del Mar Hershenson, Stephen P. Boyd, Thomas H. Lee, “Optimal Design of a CMOS Op-amp via Geometric Programming”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 20, pp. 1-21, Jan. 2001．
中图分类号：O59
文献标识码：A
文章编号：1673-2219（2007）12-0028-03
1引言
两级运放可以同时实现较高增益和较大输出摆幅[1]，其 设计思路是将增益和摆幅要求分别处理，而不是在同一级中 兼顾增益与摆幅。即运用第一级放大器得到高增益，可以牺 牲摆幅，第二级放大器主要实现大输出摆幅，以补偿第一级 牺牲的摆幅，并进一步提升增益，从而克服了单级运放增益 与摆幅之间的矛盾，同时实现高增益和大摆幅。因此，利用 两级放大器结构设计放大器的思想在通用运放的设计中被 广泛采用。本文详细介绍了一个 CMOS 两级运算放大器的 设计过程。1
该运放的工作原理：信号由差分对管两端输入，差模电 压被转化为差模电流，差模电流作用在电流镜负载上又转化 成差模电压，信号电压被第一次放大后被转化为单端输出， 随即进入共源级再一次被放大后从漏端输出。电路特点是通 过两级结构可以同时满足增益和输出摆幅的要求，即第一级
提供高增益，可以牺牲摆幅，第二级弥补摆幅，同时进一步
2 电路与设计指标
设计指标如表 1 所示。基于这些指标选择了如图 1 示的 电路结构[2]。该运放主体结构为两个单级放大器：差分输入 级和共源增益级，辅助电路为偏置电路和频率补偿电路。差 分输入级采用 PMOS 输入对管，NMOS 电流镜负载；共源 级采用 NMOS 放大管，PMOS 负载管；由六个 MOS 管和一 个电阻构成的电流源为两级放大电路提供偏置，另外还为频 率补偿 MOS 管提供偏压；一个 NMOS 管和一个电容构成频 率补偿电路，连接在共源级的输入输出之间作为密勒补偿。
[3]Pradip Mandal,V. Visvanathan,“CMOS Op-Amp Sizing Using a Geometric Programming Formulation”, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 20, pp. 22-38, Jan. 2001．
负电源抑制比
≥ 80dB
等效输入噪声
≤ 300nV/ Hz @1Khz
VDD
6
M9
M5
M8
M7
7
M10
8
M12
10
RB
M11 VN
1
M1
M2
CC
4
5
VP M14
9
2
3
CL
M13
M3
M4
M6
GND
图 1 CMOS 两级运算放大器
收稿日期：2007－06－11 基金项目：CMOS 高性能运算放大器研究与设计（湘科 院科通[2006]6 号） 作者简介：何红松（1976－），湖南永州人，湖南科技 学院电子工程与物理系讲师，主要从事电子技术课程教学和 CMOS 模拟集成电路设计与应用。
（6）设计 M8、M9 尺寸
⎛W ⎜⎝ L
⎞ ⎛W ⎟⎠8 = ⎜⎝ L
⎞ ⎟⎠9
=
⎛ ⎜⎝
W L
⎞ ⎟⎠
5
I I
8 5
= 18.6× 20 80
= 4.65
选取 L8=L9=Lmin=1.2μm,则 W8=W9=5.58μm
各管尺寸和电流总结如表 2：
MOS 管 M1，M2 M3，M4 M5 M6 M7 M8，M9
设计指标
设计要求
仿真结果
静态功耗 开环直流增益 单位增益带宽 相位裕量 转换速率 共模抑制比 负电源抑制比 等效输入噪声
≤ 2mW
2.2776mW
≥ 80 dB
87.6 dB
Maximize
80.5Mhz
≥ 60 Degree
68 Degree
≥ 30 V/uS
48.4 V/uS
≥ 60dB
90.6dB
1010 2
=
2× 300× 103.6 × −6
×
−6
0.04
≈
145
选取 L1=L6=Lmin=1.2μm,则 W1=W2=70μm，W6=174μm （4）设计 M3、M4 尺寸
M3 和 M4 构成电流镜负载，当 VSG4=VSG6 时，镜像最 好，失调最小。这时有：
⎛W ⎞
⎜⎝ L ⎛W ⎜⎝ L
μA, I7 =300μA
（3）设计 M1、M6 尺寸
令两放大管 M1、M6 的过驱动电压为 0.2V,则：
( ) ⎛W
⎜⎝ L
⎞ ⎟⎠1 =
K
p
2I 1 V GS1− V thp
80 × −6
10 = 10 2 34.5×
−6 × 0.04 ≈ 58
( ) ⎛ W
⎜⎝ L
⎞ ⎟⎠6 = K n
2I 6 V GS6−V thn
表 2：各管尺寸和电流汇总
W/L（um/um）
ID（uA）
70/1.2
40
39/2
40
22.3/1.2
80
174/1.2
300
83.7/1.2
300
5.58/1.2
10
4 Hspice 仿真
将 M9-M13 构成的偏置电路用一个 20uA 恒流源代替，
M14 频率补偿管用一个 2K Ω 电阻代替，采用 Hspice 对电
第 28 卷 第 12 期 2007 年 12 月
湖南科技学院学报 Journal of Hunan University of Science and Engineering
Vol.28 No.12 Dec.2007
CMOS 两级运算放大器设计与 HSPICE 仿真
何红松
（湖南科技学院 电子工程与物理系，湖南 永州 425100）
路进行仿真。主要的仿真图形如下：
图 2 频率特性
图 3 转换速率
图 4 共模抑制比 29
主要性能参数的仿真结果总结如下：
由图 2 的频率特性曲线可知，该运放的直流开环增益为
87.6dB,单位增益带宽为 80.5Mhz,相位裕度为 68 度；由图 3
的转换速率仿真曲线可知，正向压摆率为 48.4V/uS；由图 4
（2）分配电流
PDC=VDDItot≤2mW，VDD=5V，Itot=I5+I7+I8+I9≤400μA I5≥SR×Cc=30×106×1×10-12=30μA I7≥SR×(Cc+CL)=30×106×4×10-12=120μA
考虑单位增益带宽要尽可能大，在参照以上比例的同时
稍微加大第一级的电流，分配如下：I8+I9=20μA, I5 =80
（责任编校：何俊华）
A Design of two-stage CMOS Operational Amplifier
HE Hong-song (Department of Electronic Engineering and Physics, Hunan University of Science and Engineering, Yongzhou Hunan 425100, china)
（1）设计 Cc
为了得到 60°的相位裕度，理论上要求零点在 10GBW
之外，可以证明：
P2 ≥ 2.2GBW
⎧ gm6
即：
⎪⎪ ⎨ ⎪
C2 gΒιβλιοθήκη Baidu6
> 2.2 gm1 Cc
> 10 gm1
⎪⎩C c
Cc
可以得到：Cc≥0.22C2，这里，C2= CL，因此：
Cc ≥0.22CL =0.66pF ，选择 Cc=1pF
⎟⎠4 ⎞ ⎟⎠ 6
=
I4 I6
⎛W ⇒ ⎜⎝ L
⎞ ⎟⎠4
=
40 ×145 = 19.33 300
选取 L3=L4=2μm,则 W3=W4=39μm
（5）设计 M5、M7 尺寸
由输出动态范围确定。输出范围 0.5-4.5V,则 M5、M7
过驱动电压为 0.5V。
( ) ⎛W
⎜⎝ L
⎞ ⎟⎠5 =
K
≥ 80dB
95.8dB
≤300nV/ Hz @1Khz 310nV/ Hz @1Khz
5 结论
本文基于设计要求，选择电路结构，详细设计了 MOS 管的尺寸，并在直接用恒流源代替偏置电路，用电阻代替补
偿 MOS 管的情况下对运放进行了 HSPICE 仿真，仿真结果 表明，开环直流增益，相位裕度，转换速率，共模抑制比， 负电源抑制比等性能参数均达到预期设计要求，但是静态功 耗和等效输入噪声两项未能达到设计要求，说明还需要对设 计进行优化。优化设计主要针对静态功耗和等效输入噪声两 项未达标的参数，思路是适当减小静态电流以降低功耗，同 时优化 M1-M4 管尺寸以减小噪声[3]。
增大增益。
负载电容
表 1 设计指标 3 pF
共模输入电压
固定在（VDD + VSS）/2
输出动态范围
[0.1(VDD-VSS), 0.9(VDD-VSS)]
静态功耗
≤ 2mW
开环直流增益
≥ 80dB
单位增益带宽
Maximize
相位裕量
≥ 60 degree
转换速率
≥ 30 V/uS
共模抑制比
≥ 60dB
共模抑制比仿真曲线可知结果为 90.6dB；由 Hspice 仿真输
出的.lis 文件获得运放的直流功耗为 2.2776mW。另外，仿
真 得 到 的 运 放 在 1Khz 时 的 等 效 输 入 噪 声 电 压
为:310nV/ Hz @1Khz。负电源抑制比为 95.8dB。
仿真结果与设计要求列表比较如下：
28
3 电路几何参数设计
本设计采用 0.8μm CMOS 工艺，基于 Level one 模型设 计各管尺寸，提取典型工艺参数如下：
μn=600cm2/v/s,μp=200cm2/v/s,λn=0.03V-1 λp=0.06V-1,Tox=20e-9,Cox=50A/200A×6.9fF/ μm2=1.73fF/ μ m2
p
2I 5 V GS5− V thp
2 × 80 × −6
10 = 10 2 34.5×
−6 × 0.25 ≈ 18.6
⎛W ⎜⎝ L
⎞ ⎟⎠7 =
I I
7 5
×
⎛ ⎜⎝
W L
⎞ ⎟⎠5 =
300 ×18.6 = 69.75 80
选取 L5=L7=Lmin=1.2μm,则 W5=22.3μm，W7=83.7μm
Keywords: CMOS; Operational Amplifier; Miller compensation; Hspice
30