集成电路芯片的原理及其应用

集成电路芯片的原理及其应用

摘要：

基于分组网络的电路仿真服务在分组网络上提供了一种传输传统电路交换业务的方法，对于现代网络融合具有重要意义。为了实现分组网络中的E1信号传送，提出一种分组电路仿真处理芯片的实现方案，并完成了芯片设计及应用试验。芯片实施协议符合IETF(internet engineeringtask force)PWE3(pseudo wire emulation edge-to-edge)工作组的相关建议草案，芯片内部集成全数字自适应时钟提取算法和服务恢复策略。目前基于该芯片方案的验证系统已经通过了10～100Mb以太网和802．11a无线网络的环境测试。结果表明：该实现方案能够有效抑制分组网络传输抖动和传输误码导致的服务失效，可以应用于多种网络环境。

当前数据业务已经逐渐超过了传统的时分复用(time division multiplexing，TDM)业务，在网络中占据了主导地位；数据分组传送技术也已经取代电路交换技术成为建设下一代网络的主要技术方案。分组电路仿真提供了一种可行的网络融合和过渡方案，它可以在分组交换网上透明传输具有恒定速率的TDM数据流，利用分组交换网来提供传统的时分复用业务。

CESoP技术的标准化工作已经在多个标准化组织中进行。其中，IETF制定的边缘到边缘的伪线仿真技术得到了较为广泛的应用。目前，RAD公司已经开发出IPmux系列电路仿真设备；Zarlink公司已经开发出了分组电路仿真业务处理器芯片。

本文提出一种CESoP芯片实现方案，其处理协议符合IETF PWE3工作组关于CESoPSN(circuitemulation setvice overpacket：switched networks)的建议草案，相比其他芯片具有以下优点：内部集成自适应定时恢复算法，无须外部处理器干预；采用全数字的恢复算法，可以方便地实现系统集成；片内实现基于差错掩蔽的服务恢复策略，可以有效地抑制由于数据分组丢失造成的TDM设备故障;采用片外SDRAM(synchrono-us dynamic randomaccess memory)存储器可以实现最多256 ms的抖动抑制时间。

1. 芯片方案结构

芯片主要由以太网媒体访问控制单元、协议处理单元、队列管理单元、队列仲裁单元、时隙分配单元、时隙提取单元、共享存储管理单元、SDRAM控制单元、E1处理单元、E1接口单元以及微处理器接口单元等构成，1)上行TDM数据流。

由E1接口至MII(media independentinterface)接口，来自E1接口的TDM数据进行线路解码，通过E1处理单元完成数据定帧和时钟提取，再通过时隙提取单元取出需要传送的有效时隙和信令，并通过共享存储管理单元保存到外部存储器中，队列仲裁单元根据E1队列优先级通过共享存储管理单元从外部存储器中读出相应的E1数据并将其发送到协议处理单元，其根据设定的协议格式将TDM数据封装到以太网数据帧中，数据帧通过以太网媒体访问控制(media access control，MAC)处理单元最终被发送到以太网MII接口。

下行TDM数据流,由MII接口至E1接口，到达目的地的以太网数据帧经过MAC处理单元和协议处理单元处理，提取出有效的E1数据分组并将其通过共享存储管理单元保存到外部存储器中，队列管理单元对接收到的El数据分组进行缓存管理、重排序、抖动平滑、差错掩蔽等处理，时隙分配单元根据输出E1接口的情况，通过共享存储管理单元从外部存储器中读出相应的E1数据，重新生成E1数据帧，然后发送到E1处理单元进行时钟恢复和编码处理，最后形成标准格式的E1数据帧发送到E1接口。

上行MCU数据流,由MCU接口至MII接口，外部微处理器通过MCU接口将控制数据分组

写入芯片外部的存储器，当上行TDM数据流发送空闲时，队列仲裁单元通过共享存储管理单元将控制数据分组从外部存储器读入，控制分组经过协议处理单元和MAC单元进行封装，最后发送到MII接口。

下行MCU数据流,由MII接口至MCU接口，首先到达目的地的以太网数据帧经过MAC 处理单元和协议处理单元处理，根据设定的过滤条件提取出控制分组并将其通过共享存储管理单元保存到外部存储器中，外部微处理器在适当的时候将控制分组读出。

2 芯片实现关键技术

2．1 定时恢复技术

目前针对时钟恢复问题，已经提出了多种算法。在芯片设计中，实现了一种基于统计预测的全数字定时恢复方案，并在实际测试中取得了良好的性能。该方案将整个定时恢复过程分为3个子过程：定时预测、缓冲区调整和时钟合成。

定时预测过程通过观测TDM数据分组的到达间隔信息，估算发送定时。令Tr(k)为接收到的第k个数据分组和第k-1个数据分组之间的到达间隔；发送端数据分组间隔具有固定值Tp;令J(k)为接收到的第k和k-1个数据分组之间的噪声间隔。那么

可以通过观测Tr(k)得到关于Tp的无偏估计。

数据分组的传输抖动具有随机性，如果直接采用观测值估算发送定时将导致很大的误差。观测到的间隔值首先通过预滤波处理，去除噪声间隔的高频分量。采用移动平均窗口算法完成预滤波处理，令Trf(k)表示通过滤波的间隔预测值。

其中M代表移动平均窗口的宽度。可见，如果M越大，则滤波效果越好，但是存储量和计算量越大。

由于接收端已知TDM数据流的发送标称频率Fn和分组内封装的TDM净荷长度L，并且TDM数据流的实际频率值Fs处于范围(Fn-δ，Fn+δ)之内，根据此先验信息对预测值进行限幅处理。

一般的时钟合成方法采用基于VCO／PLL等模拟元件的方案，不利于整个系统集成在单片芯片中。在设计中，实现了一种全数字的时钟合成方案，从高速参考时钟中扣除一定比率的时钟脉冲，然后分频得到最终的合成时钟。该时钟可以直接用于TDM业务接口，不需要额外的平滑和去抖动处理。取高频参考时钟Fh，其满足如下条件: 根据ρ，在Fh中均匀的扣除脉冲，即可以得到合成时钟的N倍频，如图2所示。在理想条件下，时钟合成引入的抖动小于等于l／N脉冲宽度。

由于数据分组网的统计特性和传输误码，到达接收端的数据分组存在乱序、重复接收、丢包等问题，必须在接收端缓冲区中保持一定量的数据，以便进行数据分组的乱序重组、抖动抑制等处理。较大的数据分组缓存可以更加有利于抑制延时和抖动造成的数据丢失，但是也将增大整个系统的处理延时。在设计中，采用动态缓冲区调整策略，在系统设定的最大抖动抑制时间条件下，实时统计到达数据分组的抖动特性，动态调整缓冲数据量，以达到最小的系统延时。

设定芯片最大缓存深度D，芯片内部的队列管理模块统计在一个统计周期内的缓存队列最大、最小和统计平均深度(Hmax、Hmin和Hsa)，然后计算得到缓存队列的理想深度Hp和频率调整因子R。其中A为频率调整幅度。频率调整因子R送到时钟合成模块，对输出频率进行微调，R为正值代表频率增加，否则频率减小。从式(10)或(11)可以看到：如果Hp在系统设定的缓存容量范围内，频率调整因子R促使Hmin趋近于0；如果Hp已经超