集成电路设计 MOS管数字集成电路基本逻辑单元设计
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第8章 MOS基本逻辑单元
பைடு நூலகம்
动态CMOS结构的改进办法
四、钟控CMOS逻辑
五、CMOS多米诺逻辑 在预充电期间(φ ＝0)，动态逻 辑门的输出端被预充电到高电 平，缓冲器的输出为低电平。 下一级逻辑块中的MOS管处于 截止状态。当门求值时，门的 输出端有条件地放电，使缓冲 器的输出有条件地变到高电平。 级联中的每个门依次至多发生一次由1到0的电平变化。 因而，缓冲器也只能有一次从0到l的电平变化。在级联 的逻辑块中，每一级进行状态的求值，并引起下一级的 求值，这就好像多米诺骨牌一个个地倒下去一样。可以 级联的逻辑级是任意的，在求值时钟相位期间，它们顺 序地求值。一个逻辑块内的所有逻辑门可以只用单个时 钟来预充电和求值。
二、NMOS与非门电路
当输入中有低电平时，有驱动管处于截 止状态，负载管处于非饱和状态，其输出 为高电平电压VOH≈VDD 。 当输入都是高电平时，两个驱动管同时导 通，并且驱动管处于非饱和状态(因其漏源 电压很小)，负载管处于饱和状态，输出为 低电平电压VOL。
与反相器的特性相比，在器件的 工艺参数相同的条件下，与非门 的VOL为反相器的两倍。
8.3 级联级的负载 在电路中，往往是一串级联 门中最后的一个门要去驱动 大的负载，如数据总线、I/O 驱动器或者芯片外部的负载 (用I/O缓冲器驱动)。 对于一个简单的级联反相器的组合，可以定义一个级 间比值，这个比值就是相邻级中MOS管宽度增加的倍 数。从延迟时间最小考虑，最佳的级间比值是2.7。然 而，如果要求尺寸或功耗最佳，级间比值可在2～10范 围内选择。
当Vi=0时，MP1、MP2导 通而MN1、MN2截止， VO≈VDD，使MN3导通MP3 截止。MN2源极电位较高， 约为VDD－VTE。
在Vi逐渐升高过程中，当Vi>VTE以后，MN1导通。因 MN2源极电位较高，其仍不会导通。当Vi继续升高，直 到MP1、MP2趋于截止时，从而使输出电压开始下降， MN2开始导通并迅速进入低压降的电阻区。与此同时 VO的下降使MP3导通，并进而使MP1、MP2截止，VO 下降为低电平。 V 下降过程自行分析。
动态CMOS结构的改进办法
四、钟控CMOS逻辑
五、CMOS多米诺逻辑 在预充电期间(φ ＝0)，动态逻 辑门的输出端被预充电到高电 平，缓冲器的输出为低电平。 下一级逻辑块中的MOS管处于 截止状态。当门求值时，门的 输出端有条件地放电，使缓冲 器的输出有条件地变到高电平。 级联中的每个门依次至多发生一次由1到0的电平变化。 因而，缓冲器也只能有一次从0到l的电平变化。在级联 的逻辑块中，每一级进行状态的求值，并引起下一级的 求值，这就好像多米诺骨牌一个个地倒下去一样。可以 级联的逻辑级是任意的，在求值时钟相位期间，它们顺 序地求值。一个逻辑块内的所有逻辑门可以只用单个时 钟来预充电和求值。
二、NMOS与非门电路
当输入中有低电平时，有驱动管处于截 止状态，负载管处于非饱和状态，其输出 为高电平电压VOH≈VDD 。 当输入都是高电平时，两个驱动管同时导 通，并且驱动管处于非饱和状态(因其漏源 电压很小)，负载管处于饱和状态，输出为 低电平电压VOL。
与反相器的特性相比，在器件的 工艺参数相同的条件下，与非门 的VOL为反相器的两倍。
8.3 级联级的负载 在电路中，往往是一串级联 门中最后的一个门要去驱动 大的负载，如数据总线、I/O 驱动器或者芯片外部的负载 (用I/O缓冲器驱动)。 对于一个简单的级联反相器的组合，可以定义一个级 间比值，这个比值就是相邻级中MOS管宽度增加的倍 数。从延迟时间最小考虑，最佳的级间比值是2.7。然 而，如果要求尺寸或功耗最佳，级间比值可在2～10范 围内选择。
当Vi=0时，MP1、MP2导 通而MN1、MN2截止， VO≈VDD，使MN3导通MP3 截止。MN2源极电位较高， 约为VDD－VTE。
在Vi逐渐升高过程中，当Vi>VTE以后，MN1导通。因 MN2源极电位较高，其仍不会导通。当Vi继续升高，直 到MP1、MP2趋于截止时，从而使输出电压开始下降， MN2开始导通并迅速进入低压降的电阻区。与此同时 VO的下降使MP3导通，并进而使MP1、MP2截止，VO 下降为低电平。 V 下降过程自行分析。
数字集成电路设计方法、流程
数字集成电路设计方法、流程数字集成电路设计是指将数字电路功能进行逻辑设计、电路设计和物理布局设计，最终实现数字电路在集成电路芯片上的实现。
数字集成电路设计方法包括：1.设计需求分析：对于待设计的数字电路，首先需要了解设计需求。
明确电路所需的功能、性能指标、工作条件等，以确定电路设计的目标和约束条件。
2.逻辑设计：通过使用硬件描述语言（HDL）或者可视化设计工具，设计数字电路的功能逻辑。
在逻辑设计中，使用逻辑门、寄存器、计数器、状态机等基本逻辑单元，以及组合逻辑和时序逻辑的方法，实现所需功能。
3.电路设计：根据逻辑设计的结果，进行电路级设计。
包括选择和设计适当的电路模型、搭建电路拓扑、设计功耗、提高抗噪声性能等。
在电路设计中，需要考虑电源电压、电路延迟、功耗、抗干扰性能等因素。
4.物理布局设计：根据电路设计的结果，进行芯片级物理布局设计。
将电路中的逻辑单元和电路模块进行排布，设计电路的物理连接，并确定芯片的尺寸、引脚位置等。
物理布局设计需要考虑电路的功耗、面积、信号干扰等因素。
5.时序分析：对于复杂的数字电路，在设计过程中需要进行时序分析，以确保电路在各种工作条件下都能正常工作。
时序分析包括时钟分析、延迟分析、时序约束等。
6.仿真验证：在设计完成后，通过仿真验证电路的功能和性能。
使用仿真工具对电路进行功能仿真、逻辑仿真和时序仿真，验证设计的正确性。
7.物理设计：在完成电路设计和仿真验证后，进行物理设计，包括版图设计、布线、进行负载和信号完整性分析，以及完成设计规则检查。
8.集成电路硅掩模制作：根据物理设计结果，生成集成电路的掩模文件。
掩模文件是制造集成电路所需的制作工艺图。
9.集成电路制造：根据掩模文件进行集成电路的制造。
制造过程包括光刻、蚀刻、沉积、离子注入等工艺。
10.设计验证和测试：在集成电路制造完成后，进行设计验证和测试，确保电路的功能和性能符合设计要求。
数字集成电路设计的流程可以总结为需求分析、逻辑设计、电路设计、物理布局设计、时序分析、仿真验证、物理设计、硅掩模制作、集成电路制造、设计验证和测试等步骤。
CMOS集成电路设计基础-数字集成电路基础
1. AB段 在AB段， 0<Ui<UTHN, IDN=0, N管截止， P管 非恒流(饱和)导通， 有 Uo=UOH=UDD 2. BC段 UTHN<Ui<Uo+|UTHP| 即 UGDP=|Ui-Uo|<|UTHP|
3. CD段 当Ui进一步增大， 且满足 Uo+|UTHP|≤Ui≤Uo+UTHN N管和P管的电流相等， 根据电流方程：
测量门的延时可以用环型振荡器电路（一般至少五级反相器）实际 电路的最高工作频率比环振测得的低50-100倍
延时的定义
环型振荡器
（7）逻辑门的功耗
瞬时功耗: p(t) =v(t)i(t) =Vsupplyi(t) 峰值功耗: Ppeak =Vsupplyipeak
1 平均功耗: P ave T
Uo /(UG －UTH) UG Ui Uo CL Ui 0 1 UG 0 1 1
Uo 0 (理 想 0 ) 1 (非 理 想 1 )
1 0 1
UG －UTH
Ui / (UG －UTH) (c)
(a )
(b )
(a) 电路； (b) 等效开关； (c) 传输特性
(1) 当UG=“0”(接地)时， NMOS管截止(开关断开)， 输出Uo=0。
t iiD P D
P
V1
iD
t
t
(a) (a)
iD N
iD N (b) (b)
t
一周内CL充放电使管子产生的平均功耗
T2 1 T1 PD1 ( i U ) dt ( i U ) dt DP DSP DN DSN 0 0 Tc
Ecap
Pcap(t )dt
数字集成电路设计
数字集成电路设计数字集成电路设计是现代电子工程领域中至关重要的部分。
随着科技的不断发展，数字集成电路在各种应用中发挥着越来越重要的作用。
本文将介绍数字集成电路设计的基础知识、设计流程和常见应用。
一、基础知识1.1 数字集成电路的概念数字集成电路是由数字逻辑门和存储元件等基本器件组成的集成电路。
它能够进行数字信号的处理和控制，是数字系统的核心组成部分。
1.2 数字集成电路的分类数字集成电路可以分为组合逻辑电路和时序逻辑电路两大类。
组合逻辑电路的输出只由当前输入决定，而时序逻辑电路的输出还受到时钟信号的控制。
1.3 数字集成电路的优势数字集成电路具有体积小、功耗低、性能稳定等优势，广泛应用于数字信号处理、计算机系统、通信设备等领域。
二、设计流程2.1 确定需求首先需要明确设计的功能和性能需求，包括输入输出规格、时钟频率、功耗要求等。
2.2 逻辑设计根据需求进行逻辑设计，包括功能拆分、逻辑电路设计、逻辑门选型等。
2.3 电路设计在逻辑设计的基础上进行电路设计，包括电路拓扑结构设计、布线规划、电源分配等。
2.4 物理设计最后进行物理设计，确保布局布线符合设计规范，满足信号完整性和功耗要求。
三、常见应用3.1 通信设备数字集成电路在通信设备中广泛应用，如调制解调器、WiFi芯片、基带处理器等。
3.2 汽车电子数字集成电路在汽车电子领域也有重要应用，如车载娱乐系统、车载控制单元等。
3.3 工业控制数字集成电路在工业控制系统中发挥着重要作用，如PLC、传感器接口等。
结语数字集成电路设计是一门复杂而重要的学科，需要工程师具备扎实的电子知识和设计能力。
随着科技不断进步，数字集成电路设计将在未来发挥越来越重要的作用，为各种领域的发展提供技术支持。
以上为数字集成电路设计的基础知识、设计流程和常见应用，希望能为读者对该领域有更深入的了解。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
MOS模拟集成电路的基本单元电路
+ RL Uo
-
Ri’
Ro’
+
Ui R1
-
Ri’
+ RG Ugs
R2
+
r gmUgs ds RD RL Uo
Ro’
（二） 共漏组态基本放大器
•共漏放大器电路如图: •其等效电路如图:
•电压增益为
AU
Uo Ui
U
gmU gs RL' gs gmU gs
RL'
1
UDD
C1
T C2
+
+
Ui
RG
Rs
RL Uo
IR
则I02与IR成比例，比例系数
为沟道的宽长比之比。
TR
•设T1、T2、T3管的沟道宽长
比分别为ST1、ST2、ST3，
I I •则有:
ST 2
02 STR R
I I ST 3 03 STR R
I I 同时也有
ST 3 03 ST 2 02
Io1
Io2
T1
T2
第六节 MOS单级放大电路
有源负载的共源MOS放大器常见的电路形式有：
1.未接CS时:等效电路如图: 一般 rds >> RD RL >> RS; rds可忽略。
•电压增益为 RL’=RD//RL
AU
Uo Ui
gmU gs RL' U gs gmU gs Rs
+ Ui
gmRL' ;
R1 -
1 gmRs
Ri’
+ RG Ugs
-
R2
Rs
r gmUgs
ds
RD
《数字电子技术基础》——集成逻辑门电路
（6）扇入扇出数。
扇入数：
--门电路输入端的个数，用NI表示。 扇出对数于：一个2输入的“或非”门，其扇入数NI＝2。
--门电路在正常工作时，
所能带同类门电路的最大数目， 它表示带负载能力。
&
IOH IIH
拉电流负载：（存在高电平下限值）。
&
N OH
I
（驱动门）
OH
I
（负载门）
IH
IIH &
...
2.2 TTL集成逻辑门电路
2.2.1 TTL与非门电路 2.2.2 TTL集电极开路门和三态门电路 2.2.3 TTL集成电路的系列产品
2.2.1 TTL与非门电路
输入级和输出级均采用晶体三极管，称为晶体三极 管-晶体三极管逻辑电路，简称TTL电路。
1.电路结构
R1
R2
R4 +UCC
A B
D1
T1 D2
T3
T2
D3
F
T4 R3
输入级 中间级 输出级
（1）输入级。
对输入变量实现“与”运算，
输入级相当于一个与门。
A
（2）中间级。
B D1
实现放大和倒相功能。向后级
提供两个相位相反的信号，分
别驱动T3、T4管。
（3）输出级。
R1 T1 D2
输入级
R2 T2
R3 中间级
R4 +UCC T3
D3 F
1.二极管的开关特性
（1）静态特性。
iD /mA
阳极
阴极
0.5 0.7 uD/V
(VT)
（a） 电路符号
（b）特性曲线
二极管当作开关来使用正是利用了二极管的单向导电性。
2.2 MOS数字集成电路
2.2 MOS数字集成电路
2.2.1 CMOS反相器
由单极型场效应管组成的集成电路，即MOS 门电路。
金属 - 氧化物 - 半导体场效应管简称 MOS 管， MOS 管有 P 沟道和 N 沟道两种，每种又有耗 尽型和增强型两类。
• MOS管构成的数字电路，有由N沟道MOS管 构成的NMOS门电路，有由P沟道MOS管构
成的PMOS门电路，以及由N沟道和P沟道构
成的互补MOS电路，也叫CMOS电路。
CMOS门由于其静态功耗低、抗干扰能力强、
工作稳定性好、开关速度高等显著优点 。
1.电路组成
两管按互补对 称性连接，即 两管栅极连在 一起，作为输 入
VTP源极接 电源 ＋VDD VTP
增强型 PMOS管
漏极连在一 起作为输出 uO
＋VDD1
＋VDD2
F=AB
A B
A
＆
B ＆ 1
VSS
F
CMOS门电路在使用时要注意：
输入端不能悬空
不用的与门输入端可以接高电平或电源
不用的或门输入端可接地
CMOS门的输出端是可以直接相连的。
总结
一 、 CMOS反相器 二 、其它CMOS逻辑门
uI VTN
增强型 NMOS管 VTN源极接
U DD U TN U TP
UTN和UTP 分别为VTN和VTP的开启电压值。
2.工作原理 设 输 入 电 压 uI=UIL=0V, VTN 的 栅 源 电 压 uGSN=0<UTN ，使 VTN 截止， VTP 的栅源电压 uGSP=-VDD< UTP, 使 VTP 导通，输出电压约为 uO=VDD ； 当 输 入 高 电 平 uI= UIH= VDD 时 ， uGSN=VDD>UTN, 使 VTN 导 通 ,uGSP=0> UTP, 使 VTP截止，输出为低电平0V。
2.2.1 CMOS反相器
由单极型场效应管组成的集成电路，即MOS 门电路。
金属 - 氧化物 - 半导体场效应管简称 MOS 管， MOS 管有 P 沟道和 N 沟道两种，每种又有耗 尽型和增强型两类。
• MOS管构成的数字电路，有由N沟道MOS管 构成的NMOS门电路，有由P沟道MOS管构
成的PMOS门电路，以及由N沟道和P沟道构
成的互补MOS电路，也叫CMOS电路。
CMOS门由于其静态功耗低、抗干扰能力强、
工作稳定性好、开关速度高等显著优点 。
1.电路组成
两管按互补对 称性连接，即 两管栅极连在 一起，作为输 入
VTP源极接 电源 ＋VDD VTP
增强型 PMOS管
漏极连在一 起作为输出 uO
＋VDD1
＋VDD2
F=AB
A B
A
＆
B ＆ 1
VSS
F
CMOS门电路在使用时要注意：
输入端不能悬空
不用的与门输入端可以接高电平或电源
不用的或门输入端可接地
CMOS门的输出端是可以直接相连的。
总结
一 、 CMOS反相器 二 、其它CMOS逻辑门
uI VTN
增强型 NMOS管 VTN源极接
U DD U TN U TP
UTN和UTP 分别为VTN和VTP的开启电压值。
2.工作原理 设 输 入 电 压 uI=UIL=0V, VTN 的 栅 源 电 压 uGSN=0<UTN ，使 VTN 截止， VTP 的栅源电压 uGSP=-VDD< UTP, 使 VTP 导通，输出电压约为 uO=VDD ； 当 输 入 高 电 平 uI= UIH= VDD 时 ， uGSN=VDD>UTN, 使 VTN 导 通 ,uGSP=0> UTP, 使 VTP截止，输出为低电平0V。
MOS逻辑集成电路-6
存储数据和程序旳部件
MOS工艺主流 主要指标：存储量和工作速度
挥发性（Volatile）RAM
DRAM（内存）用电容存储信息 SRAM：静态存储方式，双稳态电路
不挥发性（Nonvolatile）ROM
Mask ROM PROM EPROM EEPROM Flash（闪存）集成度高
2024/10/10
ROM及其外围电路
2024/10/10
MOS存储器
存储器旳分类和总体构造 DRAM SRAM 只读存储器ROM 非易失性存储器
2024/10/10
非易失存储器 NVM
作为可编程、可擦除 旳ROM，需要满足 旳基本条件： 编程时间短（<<1 秒）、编程信息保存 时间长（不小于23年）
2024/10/10
在两侧位线上形成电位差
V
VBL V!BL
读 ‘读1’>0
为提升速度并不等一侧位‘线0’下<降0为
低电平，而是只要位线间建立一定
旳信号差就送读出放大器，放大输
出。
需要敏捷放大器，不用再生
SRAM写操作
SRAM写0
写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准 备好待写入旳信号。写1，BL＝1＝VDD，写0， BL＝0。 BL、!BL经过M6、M5对Q、!Q逼迫充放电，与单元内原先存储 旳状态无关。 写操作结束后，双稳单元将信息保存。
❖ 例1
高电平有效旳行译码器 多输入旳或非门
❖ 例2
采用类NMOS构造
2024/10/10
构造与原理
分为 掩膜式 编程式 可擦写式
只读存储器（ROM) 掩膜和编程式ROM旳构造
2024/10/10
NOR ROM
MOS工艺主流 主要指标：存储量和工作速度
挥发性（Volatile）RAM
DRAM（内存）用电容存储信息 SRAM：静态存储方式，双稳态电路
不挥发性（Nonvolatile）ROM
Mask ROM PROM EPROM EEPROM Flash（闪存）集成度高
2024/10/10
ROM及其外围电路
2024/10/10
MOS存储器
存储器旳分类和总体构造 DRAM SRAM 只读存储器ROM 非易失性存储器
2024/10/10
非易失存储器 NVM
作为可编程、可擦除 旳ROM，需要满足 旳基本条件： 编程时间短（<<1 秒）、编程信息保存 时间长（不小于23年）
2024/10/10
在两侧位线上形成电位差
V
VBL V!BL
读 ‘读1’>0
为提升速度并不等一侧位‘线0’下<降0为
低电平，而是只要位线间建立一定
旳信号差就送读出放大器，放大输
出。
需要敏捷放大器，不用再生
SRAM写操作
SRAM写0
写操作时，选中单元WL为高，M5，M6导通。位线BL，!BL准 备好待写入旳信号。写1，BL＝1＝VDD，写0， BL＝0。 BL、!BL经过M6、M5对Q、!Q逼迫充放电，与单元内原先存储 旳状态无关。 写操作结束后，双稳单元将信息保存。
❖ 例1
高电平有效旳行译码器 多输入旳或非门
❖ 例2
采用类NMOS构造
2024/10/10
构造与原理
分为 掩膜式 编程式 可擦写式
只读存储器（ROM) 掩膜和编程式ROM旳构造
2024/10/10
NOR ROM
数字电路逻辑设计 第3章2 MOS管
MOS三极管有： S源极 三极管有： 源极 G栅极 D漏极 栅极 漏极 三极管有 机理是： 栅极电压V 控制漏极电流 漏极电流I 机理是： 栅极电压 GS控制漏极电流 D 结构有： 沟道 结构有： N沟道 P沟道 沟道
D G S
MOS管除分 沟道、P沟道外，还分增强型和耗尽型。 管除分N沟道 沟道外， 管除分 沟道、 沟道外 还分增强型和耗尽型。 无沟道， 有沟道。 增强型栅压V 无沟道 耗尽型栅压V 有沟道 增强型栅压 GS为0无沟道，耗尽型栅压 GS为0有沟道。 1、MOS管的基本结构 以N沟道增强型为例 、 管的基本结构 沟道增强型为例 漏极结构对称， 源、漏极结构对称，可以互换使用
V (V) o
VDD TP VI TN
TN 在饱和区 TP 在可变电阻区
VO
Vo=（VDD/2）=5V。 。 （4）当5V＜Vi＜8V， ＜ ，
TP工作在饱和区， 工作在饱和区， TN工作在可变电阻区。 工作在可变电阻区。 （5）当Vi＞8V，TP截止， ， 截止， TN导通，Vo=0V。 导通， 。 CMOS门电路的阈值电压 门电路的阈值电压
2．电压传输特性： ．电压传输特性：
（设: VDD=10V， VTN=|VTP|=2V） ， ） 10V。 （1）当Vi＜2V，TN截止，TP导通，Vo≈VDD=10 。 ， 截止， 导通， （2）当2V＜Vi＜5V，TN工作在饱和区，TP工作 ＜ ， 工作在饱和区， 在可变电阻区。 在可变电阻区。 （3）当Vi=5V，两管都工作在饱和区， ，两管都工作在饱和区，
MOS型电路是另一种常用电路，MOS意为金属 氧 型电路是另一种常用电路， 意为金属 型电路是另一种常用电路 意为金属—氧 化物半导体（ 化物半导体（Metal-Oxide Semiconductor） ） ）、MOS晶体管 （一）、 晶体管 晶体三极管有： 发射极 晶体三极管有： E发射极 B基极 C集电极 基极 集电极 机理是：基极电流I 控制集电极电流 集电极电流I 机理是：基极电流 B 控制集电极电流 C。 结构有： 结构有： NPN PNP
集成电路中的基本逻辑单元
北京宏思电子技术有限责任公司
3、带扫描测试CMOS D触发器
状态
CDN SC
X H H H H L L L L
INPUT CP
X L H
OUPUT SD
X X X L H
D
X X X X X X X L H
Q
L Q Q L H Q Q L H
QN
H QN QN H L QN QN N L
复位 测试
VO VOH VDD m= 2(VG − VT ) − VDD
定义：u =
dVO dt
t r＝9 τ r
b、非饱和区充电（ 0< m<1） c、RC充电（m＝0）
t r ＝2.3τ r
t r＝3.4 τ r m=0
北京宏思电子技术有限责任公司
北京宏思电子技术有限责任公司 •放电过程
VDD VG IC VSS VG VO 0 VO CL VDD
SD 0 1 0 1
RD 0 0 1 1
O Q 1 0 U
北京宏思电子技术有限责任公司
2、无扫描测试CMOS D触发器
DFCRBI
INPUT CDN L H H H H CP X L H
真值表
OUTPUT D X X X L H Q L Q Q L H QN H QN QN H L
北京宏思电子技术有限责任公司
北京宏思电子技术有限责任公司
参考书目
1、MOS集成电路分析与设计基础
电子工业出版社 张建人编著
2、数字集成电路——电路、系统与设计
电子工业出版社 周润德等译
3、双极集成电路分析与设计基础
电子工业出版社 贾松良编著
4、半导体集成电路
清华大学出版社 朱正涌编著
集成电路逻辑设计技术
由等效管得：
2021/8/9
I
DS
eff
[
V
G
V
T
V
S
2
V
G
V
T
V
D
2 ]
(4)
3
比较（3）（4）得：
eff
1 2 1 2
同理可推出N个管子串联使用时，其等效增
益因子为：
eff
1 N1
i
1
i
2021/8/9
4
二、两管并联：
Vd
Vg T1 β1
Vg
T2 β2
Vd Vg
Ids βeff
Vs
B
B A
A
B A B A
B A BA B A B A
A
A B
B
A B A B
K1K0=00时， A、B的与非操作； K1K0=01时， A、B的或非操作； K1K0=10时， A、B的异或操作； K1K0=11时， A信号的倒相操作；
查表可知，
当实现A、B与非操作时，C3~C0为0111； 当实现A、B或非操作时，C3~C0为0001； 当实现A、B异或操作时，C3~C0为0110； 当实现A信号倒相操作时，C3~C0为0101；
2021/8/9
Vss
9
设：或非门的导电因子为：βn1=βn2=β’n βp1=βp2=β’p (1)当a，b=0，0 时，上拉管的等效导电因子：βeffp=β’p/2 (2)当a，b=1，1时，下拉管的等效导电因子：βeffn=2β’n (3)当a，b=1，0或0，1时，下拉管的等效导电因子：βeffn=β’n 综合以上情况，在驱动能力最低的工作情况（1）（3），应使：
第四章 MOS基本逻辑单元电路
4.1.6 CMOS反相器 7.最佳设计 (4)级间最佳驱动方案
4.1.3 E/E非饱和负载NMOS反相器 1. 结构和工作原理(续) Vi为VOH时，MI非饱和，ML非饱和 VDD KL[2(VGG -VOL -VTL)(VDD -VOL) - (VDD -VOL) 2 ] = ML KI [2(VOH -VTI)VOL-VOL2 ] VDD 2 VOL 2m (V V ) OH TI R Vo (W/L)I KI 其中：R = K = MI (W/L)L L VDD m= 10 2(VGGVTL)VDD 0m <1
4.1.6 CMOS反相器 5.功耗特性（续2） VDD MP Vi
Vo MN CL
(3)电容充放电功耗Pc 在状态转换过程中， 结点电位的上升和下降， 都伴随着结点电容的充放 电过程，产生功耗： 2 Pc = CL VDD
设计时应尽量减小节 点寄生电容
29
4.1.6 CMOS反相器 7.最佳设计 (1)最小面积方案 VDD
MN
VILVIH Vi
6
4.1.2 E/E饱和负载NMOS反相器 1. 结构和工作原理 Vi为低电平VOL时,MI截止,ML饱和 VDD KL(VDD-VOH-VTL)2=0 VOH=VDDVTL ML Vi为高电平VOH时,MI非饱和,ML饱和 KL(VDD-VOL-VTL)2= KI[2(VOH-VTI)VO-VO2] Vo (VDD VTL )2 Vi 有比电路 VOL MI 2R(VOHVTI) (W/L)I KI 其中：R = K = 7 (W/L)L L
27
4.1.6 CMOS反相器 5.功耗特性（续1） Vi CI Vi
VDD MP MN
0 IT 0
数字集成电路基本单元
GND
图9.1 TTL反相器的基本电路
2019/5/12
2
VCC
Rb1 Rc2
Rc4
A
B
T1
C
T4
T2
D
A
L
B T3
C Re2
& L ABC
（a）
GND
（b）
图9.3 具有多发射极晶体管的3输入端与非门电路： （a）电路图，（b）符号
2019/5/12
3
VCC
R1A
R2
R1B
A
T1A
T2A T2B
a常规逻辑门结构b带传输门结构三态门202037三态门版图202037驱动电路的结构示意图202037驱动电路版图20203793数字电路标准单元库设计标准单元设计流程图转换拓扑图为掩模版版图逻辑模拟时序模拟功能定义与说明用户设计逻辑图逻辑图输入布局布线提取布线寄生参数逻辑模拟时序模拟芯片制造生成测试向量单元逻辑符号库单元电路功能库单元版图库工艺电学参数单元拓扑库设计者或高级综合设计系统标准单元设计系统生产厂家202037库单元设计标准单元库中的单元电路是多样化的通常包含上百种单元电路每种单元的描述内容都包括
2019/5/12
9
转移特性（续）
整个工作区可以分为五个区域来讨论：
1. A区：0 Vi Vtn
NMOS截止 Idsn = 0
PMOS导通 Vdsn = Vdd Vdsp = 0
等效电路如右图所示。
2019/5/12
1
转移特性（续）
2. B区： Vtn Vi ½ Vdd NMOS导通，处于饱和区，等效于一个电流源：
2019/5/12
5
注意2：
NMOS的源极接地， 漏极接高电位； PMOS的源极接Vdd， 漏极接低电位。
集成电路设计ppt
第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计
第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元
[3] 陈中建主译. CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.
[4]（美）Wayne Wolf. Modern VLSI Design System on Silicon. 北京：科学出版社，2002.
[5] 朱正涌. 半导体集成电路. 北京：清华大学出版社，2001. [6] 王志功，沈永朝.《集成电路设计基础》电子工业出版
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器
6.5 PLA 第七章 MOS管模拟集成电路设计基础
7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元电路 7.4 MOS管集成运算放大器和比较器 7. 5 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计
1.2 集成电路的发展
1、描述集成电路工艺技术水平的五个技术指标 （1）集成度（Integration Level）
集成度是以一个IC芯片所包含的元件（晶体管或门/数）来 衡量（包括有源和无源元件）。随着集成度的提高，使IC及使用 IC的电子设备的功能增强、速度和可靠性提高、功耗降低、体积 和重量减小、产品成本下降，从而提高了性能/价格比，不断扩 大其应用领域，因此集成度是IC技术进步的标志。为了提高集成 度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设 计等措施。为节省芯片面积普遍采用了多层布线结构。硅晶片集 成（Wafer Scale Integration -WSI)和三维集成技术也正在研 究开发。从电子系统的角度来看，集成度的提高使IC进入系统集 成或片上系统（SoC）的时代。
集成电路设计基础
集成电路设计基础集成电路设计是指将多个电子组件、电路和功能集成到一个芯片上的过程。
集成电路设计基础涉及到电路理论、电子元器件、逻辑门电路、模拟电路和数字电路等知识。
以下是集成电路设计的一些基本概念和原理：1. 逻辑门电路：逻辑门电路是集成电路设计中常用的基本模块，用于实现逻辑运算功能，如与门、或门、非门、与非门、或非门等。
逻辑门的输入和输出可以是二进制电平信号，用来处理和控制数字信号。
2. 模拟电路：集成电路设计中的模拟电路用于处理连续信号，如声音、光线等模拟信号。
常见的模拟电路包括放大器、滤波器、比较器等。
3. 数字电路：数字电路用于处理离散的数字信号，如计算机和数字通信系统中常见的逻辑电路。
数字电路设计需要考虑时钟信号、时序问题和逻辑门之间的关系。
4. CMOS技术：CMOS（Complementary Metal-Oxide-Semiconductor）技术是集成电路设计中常用的工艺技术，利用N型和P型金属-氧化物-半导体（MOS）晶体管组成的互补结构。
CMOS技术具有低功耗、高噪声抑制和高集成度等优点。
5. 时钟和时序设计：在集成电路设计中，时钟信号非常重要，用来同步各个模块的操作。
时序设计关注信号的传输延迟、稳定性和数据的正确性。
6. 物理设计：物理设计是将逻辑设计转化为实际的芯片布局和电路连接。
物理设计需要考虑电磁兼容性、布线规则和电路间的电气参数等。
7. 电路仿真和验证：在集成电路设计过程中，电路仿真和验证是非常重要的环节，用于验证电路的功能和性能。
常用的电路仿真工具有SPICE和Verilog等。
集成电路设计基础是进一步进行高级集成电路设计和系统级设计的基础，对于理解和掌握集成电路设计流程和理论非常重要。
数字集成电路设计透视
数字集成电路设计透视
数字集成电路设计透视主要涉及以下几个方面：
1.器件模型：这是数字集成电路设计的基础，包括对各种电子器件
的物理特性和电气特性的准确描述。
这些器件包括晶体管、电阻、电容、电感等，以及它们之间的互连。
2.单元电路：这是构成数字集成电路的基本电路，如逻辑门电路、
触发器等。
理解这些基本单元的工作原理和特性，是进行数字集成电路设计的基础。
3.逻辑设计：这是数字集成电路设计的核心，包括逻辑门的选择、
逻辑函数的化简、逻辑图的优化等。
逻辑设计直接决定了数字集成电路的功能和性能。
4.时序设计：数字集成电路中的时序信号是控制电路工作的关键，
时序设计就是确定这些时序信号的特性，如周期、占空比等。
同时，时序设计还需要考虑电路的同步性和异步性。
5.布图设计：这是将逻辑设计转化为实际电路的过程，需要考虑电
路的布局、布线、功耗等问题。
布图设计的好坏直接影响到数字集成电路的性能和可靠性。
6.测试与验证：设计完成后的数字集成电路需要进行测试和验证，
以确保其功能和性能符合要求。
测试和验证也是保证数字集成电路可靠性的重要环节。
总的来说，数字集成电路设计是一个复杂的过程，需要综合考虑
多个方面，包括电路的理论分析、实际应用的限制条件、工艺技术的限制等。
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__ __ __ __
图5.4.3 MOS管传输门实现的4选1数据选择器
5.4.2 CMOS传输门
1、工作原理 CMOS传输门由一个PMOS管和一个NMOS管并接 而成。PMOS管的衬底接高电平，而NMOS管的衬底接 地。两个MOS管的栅极上施加互补的控制信号，传输 门的输入端和输出端可以互换。
图5.4.4 CMOS传输门
第二部分 实验课 1、数字集成电路 （1）不同负载反相器的仿真比较； （2）静态CMOS逻辑门电路仿真分析； （3）设计CMOS反相器版图； （4）设计D触发器及其版图； （5）设计模16的计数器及其版图（可选）。 2、模拟集成电路 设计一个MOS放大电路（可选） 。
教学进度表
章次
第一章
题目
绪言
5.3.1 伪NMOS逻辑门 图5.3.1（a）所示的就是一个伪NMOS或非门， 它是一种CMOS变形电路。伪NMOS逻辑电路的上拉负 载元件是一个栅极接低电平的PMOS管。这种类型的逻 辑电路与NMOS逻辑电路很相似，只不过用一个PMOS
管负载代替了NMOS管负载。伪NMOS逻辑电路的通用
结构如图5.3.1（b）所示，NMOS下拉管电路模块实现
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA 第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计 8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试
（1）利用反相器电路结构的形式； （2）安排NMOS下拉管串联实现“与”，而NMOS 下 拉管并联实现“或”； （3）设计相应的互补PMOS上拉管。
图5.2.3 CMOS逻辑电路结构
2、例子 例1、设计静态CMOS逻辑电路，其功能为 F A B C 设计步骤如下，
例2、设计CMOS逻辑电路，其功能为
F A( B C ) ( D E )
设计步骤如下： （1）逻辑函数形式变换：
___ ___ ________________________ ________________________
F F A( B C ) ( D E ) A( B C ) ( D E ) [ A ( B C ) ] ( D E ) [ A ( B C )] ( D E )
到PMOS上拉管的结构如图5.2.7所示。
（A 与 B） 或 C （A并联B）串联C 图5.2.6 PMOS上拉管结构
图5.2.7 PMOS上拉管电路
（3）该CMOS逻辑电路的棍图如图5.2.8（a）所示，
另一种棍图形式如5.2.8（b）所示。
（a）一种棍图形式
（b）另一种棍图形式
5.2.8 两种棍图形式
5.1.1 NMOS管与非门
（a）电路 （b）逻辑功能 图5.1.1 二输入与非门
二输入与非门的电路结构如图5.1.1（a）所示，
工作管是两只串联的增强型NMOS晶体管M1和M2，
而负载管是耗尽型NMOS晶体管M3。输入信号分别 从两只NMOS晶体管M1和M2的栅极上引入，而输出 从NMOS晶体管M1的漏极上引出。只要有一个输入 端为低电平，输出将为高电平，如图5.1.1（b）所示，
集成电路设计导论
梁竹关
云南大学信息学院电子工程系
第一部分 理论课 第一章 绪言 1．1 集成电路的发展 1．2 集成电路分类 1．3 集成电路设计 第二章 MOS晶体管 2．1 MOS晶体管结构 2．2 MOS晶体管工作原理 2．3 MOS晶体管的电流电压关系 2．4 MOS晶体管主要特性参数 2．5 MOS晶体管的SPICE模型 第三章 MOS管反相器 3．1 引言 3．2 NMOS管反相器 3．3 CMOS反相器 3．4 动态反相器 3．5 延迟 3．6 功耗
电路逻辑功能。
（a）伪NMOS或非门 （b）伪NMOS逻辑电路结构 图5.3.1 伪NMOS逻辑电路
5.3.2 动态CMOS逻辑电路 动态CMOS逻辑门由时钟信号驱动的一对NMOS管 MN和PMOS管MP以及实现逻辑功能的NMOS管电路 模块，如图5.3.2所示。
图5.3.2 动态CMOS逻辑门结构
M3和M4串联，然后它们再并联，实现与或非的逻辑
功能，而在图5.1.3（b），NMOS工作管M1和M2并
联，M3和M4并联，然后它们再串联，实现或与非的
逻辑功能。
（a） F AB CD
_____________
（b） F ( A B )(C D )
_____________________
____________
（1）设计NMOS下拉管结构，根据串联实现“与”
关系，并联实现“或”关系的结构特点，如图5.2.4所
示，可得到图5.2.5所示的NMOS下拉管电路；
(A 与 B) 或C (A串联B)并联C 图5.2.4 NMOS下拉管结构
图5.2.5 NMOS下拉管电路
（2）安排互补的PMOS上拉管结构，根据“与”并联 关系，“或”串联的结构特点，如图5.2.6所示，可得
__________________________ __ __ __ __ __ __________________________ __ _________ ________ ______________________ ____________ _________
（2）设计NMOS下拉管电路，如图5. 2.9所示；
图5.3.4 多米诺逻辑电路结构
图5.3.5 多米诺CMOS电路级联
5.4 MOS管传输逻辑电路
5.4.1 MOS管传输门
1.工作原理
（a）NMOS管传输门
（b）PMOS管传输门
图5.4.1 晶体管传输门
对于NMOS管，当输入信号为高电平时，NMOS 管导通，而当输入信号为低电平，NMOS管关断，如 图5.4.1（a）所示。对于PMOS管，当输入信号为低 电平时，PMOS管导通，而当输入信号为高电平时， PMOS管关断，如图5.4.1（b）所示。当开关打开时， 就可以进行信号传输，所以MOS管也称为传输门。 2、应用 传输门具有速度快、元件少、静态功耗低的特点， 可以用来实现各种逻辑功能。在如图5.4.2所示的电路 中，如果X=1，D0从输入端传输到输出端Y；而如果 X=0，D1从输入端传输到输出端Y。该电路是一个2 选1数据选择器，输出Y与输入D0、D1和X的逻辑关 系表示如下：
图5.1.3 NMOS逻辑电路
5.2 静态CMOS逻辑电路 5.2.1 静态CMOS与非门
（a）电路图 （b）棍图 图5.2.1 二输入与非门
5.2.2 静态CMOS或非门
（a）电路图
（b）棍图
图5.2.2 二输入或非门
5．2．2 静态CMOS逻辑电路设计 1、静态CMOS逻辑电路结构特点 根据前面分析可知，CMOS逻辑电路结构具有一定
Y X D0 X D1
图5.4.2 MOS管传输门实现的2选1数据选择器
__
类似于2选1数据选择器的实现原理，可以得到4选1 数据选择器的电路结构，如图5.4.3所示，其输出与输入 的逻辑关系可表示为：
Y X 1 X 0 D0 X 1 X 0 D1 X 1 X 0 D2 X 1 X 0 D3
所以它实现与非门的逻辑功能，即：
F AB
____
5.1.2 NMOS管或非门
（a）电路 （b）逻辑功能表 图5.1.2 二输入或非门
5.1.3 NMOS逻辑电路设计
利用NMOS工作管器件串联实现“与”，并联实现 “或”的结构特点，可以实现复杂功能的逻辑电路。 如图5.1.3（a）所示，NMOS工作管M1和M2串联，
教学时 数 2学时
第二章
第三章 第四章 第五章 第六章 第七章 第八章
MOS晶体管
MOS管反相器 半导体集成电路基本加工工艺与设计规则 MOS管数字集成电路基本逻辑单元设计 MOS管数字集成电路子系统设计 MOS管模拟集成电路设计基础 集成电路的测试与可测性设计
4学时
6学时 6学时 4学时 4学时 6学时 4学时
图5.3.3 动态CMOS二输入与非门
5.3.3 多米诺逻辑电路
为克服动态CMOS逻辑电路级联时的不足，实际
电路采用动态CMOS电路和静态CMOS电路组成多米
诺CMOS逻辑电路，其一般结构如图5.3.4所示。它是
由一个动态CMOS逻辑门与一个静态的CMOS反相器 相级联形成的。加入反相器以后可以实现多级多米诺 逻辑门级联了。
图5.2.9 NMOS下拉管电路
（3）设计PMOS上拉管电路，如图5.2.10所示；
5.2.10 PMOS上拉管电路
（4）棍图如图5.2.11所示。
图5.2.11 棍图
5.3 改进型MOS管逻辑门 在静态CMOS逻辑电路中，起互补功能作用的PMOS 晶体管的数目与实现逻辑功能的NMOS晶体管的数目是 相同的。一个二输入的或非门需要2个NMOS晶体管和 2 个 PMOS 晶 体 管 ， 共 4 个 晶 体 管 ， 而 一 个 N 输 入 的 CMOS逻 辑功能 电路则 需要 N个 NMOS晶 体管和 N 个 PMOS晶体管，共2N个晶体管。但实际上电路的逻辑 功能仅决定于NMOS下拉管模块，PMOS上拉管模块只 起到互补逻辑功能的作用。而且，由于从输入信号来看， 每个输入端都经过一对并联NMOS晶体管和PMOS晶体 管，使输入电容加倍，因而影响了工作速度。因此，人 们在不断地研发不同形式的逻辑电路，以确保逻辑功能 实现的条件下，不仅能够减少晶体管数目，从而节省所 用硅片面积，而且还能够降低功耗，提高速度。
2、应用 图5.4.3的逻辑功能也可以采用CMOS传输门来实 现，如图5.4.5所示，这同样是一个4选1数据选择器。
图5.4.3 MOS管传输门实现的4选1数据选择器
5.4.2 CMOS传输门
1、工作原理 CMOS传输门由一个PMOS管和一个NMOS管并接 而成。PMOS管的衬底接高电平，而NMOS管的衬底接 地。两个MOS管的栅极上施加互补的控制信号，传输 门的输入端和输出端可以互换。
图5.4.4 CMOS传输门
第二部分 实验课 1、数字集成电路 （1）不同负载反相器的仿真比较； （2）静态CMOS逻辑门电路仿真分析； （3）设计CMOS反相器版图； （4）设计D触发器及其版图； （5）设计模16的计数器及其版图（可选）。 2、模拟集成电路 设计一个MOS放大电路（可选） 。
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题目
绪言
5.3.1 伪NMOS逻辑门 图5.3.1（a）所示的就是一个伪NMOS或非门， 它是一种CMOS变形电路。伪NMOS逻辑电路的上拉负 载元件是一个栅极接低电平的PMOS管。这种类型的逻 辑电路与NMOS逻辑电路很相似，只不过用一个PMOS
管负载代替了NMOS管负载。伪NMOS逻辑电路的通用
结构如图5.3.1（b）所示，NMOS下拉管电路模块实现
第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA 第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计 第八章 集成电路的测试与可测性设计 8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试
（1）利用反相器电路结构的形式； （2）安排NMOS下拉管串联实现“与”，而NMOS 下 拉管并联实现“或”； （3）设计相应的互补PMOS上拉管。
图5.2.3 CMOS逻辑电路结构
2、例子 例1、设计静态CMOS逻辑电路，其功能为 F A B C 设计步骤如下，
例2、设计CMOS逻辑电路，其功能为
F A( B C ) ( D E )
设计步骤如下： （1）逻辑函数形式变换：
___ ___ ________________________ ________________________
F F A( B C ) ( D E ) A( B C ) ( D E ) [ A ( B C ) ] ( D E ) [ A ( B C )] ( D E )
到PMOS上拉管的结构如图5.2.7所示。
（A 与 B） 或 C （A并联B）串联C 图5.2.6 PMOS上拉管结构
图5.2.7 PMOS上拉管电路
（3）该CMOS逻辑电路的棍图如图5.2.8（a）所示，
另一种棍图形式如5.2.8（b）所示。
（a）一种棍图形式
（b）另一种棍图形式
5.2.8 两种棍图形式
5.1.1 NMOS管与非门
（a）电路 （b）逻辑功能 图5.1.1 二输入与非门
二输入与非门的电路结构如图5.1.1（a）所示，
工作管是两只串联的增强型NMOS晶体管M1和M2，
而负载管是耗尽型NMOS晶体管M3。输入信号分别 从两只NMOS晶体管M1和M2的栅极上引入，而输出 从NMOS晶体管M1的漏极上引出。只要有一个输入 端为低电平，输出将为高电平，如图5.1.1（b）所示，
集成电路设计导论
梁竹关
云南大学信息学院电子工程系
第一部分 理论课 第一章 绪言 1．1 集成电路的发展 1．2 集成电路分类 1．3 集成电路设计 第二章 MOS晶体管 2．1 MOS晶体管结构 2．2 MOS晶体管工作原理 2．3 MOS晶体管的电流电压关系 2．4 MOS晶体管主要特性参数 2．5 MOS晶体管的SPICE模型 第三章 MOS管反相器 3．1 引言 3．2 NMOS管反相器 3．3 CMOS反相器 3．4 动态反相器 3．5 延迟 3．6 功耗
电路逻辑功能。
（a）伪NMOS或非门 （b）伪NMOS逻辑电路结构 图5.3.1 伪NMOS逻辑电路
5.3.2 动态CMOS逻辑电路 动态CMOS逻辑门由时钟信号驱动的一对NMOS管 MN和PMOS管MP以及实现逻辑功能的NMOS管电路 模块，如图5.3.2所示。
图5.3.2 动态CMOS逻辑门结构
M3和M4串联，然后它们再并联，实现与或非的逻辑
功能，而在图5.1.3（b），NMOS工作管M1和M2并
联，M3和M4并联，然后它们再串联，实现或与非的
逻辑功能。
（a） F AB CD
_____________
（b） F ( A B )(C D )
_____________________
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（1）设计NMOS下拉管结构，根据串联实现“与”
关系，并联实现“或”关系的结构特点，如图5.2.4所
示，可得到图5.2.5所示的NMOS下拉管电路；
(A 与 B) 或C (A串联B)并联C 图5.2.4 NMOS下拉管结构
图5.2.5 NMOS下拉管电路
（2）安排互补的PMOS上拉管结构，根据“与”并联 关系，“或”串联的结构特点，如图5.2.6所示，可得
__________________________ __ __ __ __ __ __________________________ __ _________ ________ ______________________ ____________ _________
（2）设计NMOS下拉管电路，如图5. 2.9所示；
图5.3.4 多米诺逻辑电路结构
图5.3.5 多米诺CMOS电路级联
5.4 MOS管传输逻辑电路
5.4.1 MOS管传输门
1.工作原理
（a）NMOS管传输门
（b）PMOS管传输门
图5.4.1 晶体管传输门
对于NMOS管，当输入信号为高电平时，NMOS 管导通，而当输入信号为低电平，NMOS管关断，如 图5.4.1（a）所示。对于PMOS管，当输入信号为低 电平时，PMOS管导通，而当输入信号为高电平时， PMOS管关断，如图5.4.1（b）所示。当开关打开时， 就可以进行信号传输，所以MOS管也称为传输门。 2、应用 传输门具有速度快、元件少、静态功耗低的特点， 可以用来实现各种逻辑功能。在如图5.4.2所示的电路 中，如果X=1，D0从输入端传输到输出端Y；而如果 X=0，D1从输入端传输到输出端Y。该电路是一个2 选1数据选择器，输出Y与输入D0、D1和X的逻辑关 系表示如下：
图5.1.3 NMOS逻辑电路
5.2 静态CMOS逻辑电路 5.2.1 静态CMOS与非门
（a）电路图 （b）棍图 图5.2.1 二输入与非门
5.2.2 静态CMOS或非门
（a）电路图
（b）棍图
图5.2.2 二输入或非门
5．2．2 静态CMOS逻辑电路设计 1、静态CMOS逻辑电路结构特点 根据前面分析可知，CMOS逻辑电路结构具有一定
Y X D0 X D1
图5.4.2 MOS管传输门实现的2选1数据选择器
__
类似于2选1数据选择器的实现原理，可以得到4选1 数据选择器的电路结构，如图5.4.3所示，其输出与输入 的逻辑关系可表示为：
Y X 1 X 0 D0 X 1 X 0 D1 X 1 X 0 D2 X 1 X 0 D3
所以它实现与非门的逻辑功能，即：
F AB
____
5.1.2 NMOS管或非门
（a）电路 （b）逻辑功能表 图5.1.2 二输入或非门
5.1.3 NMOS逻辑电路设计
利用NMOS工作管器件串联实现“与”，并联实现 “或”的结构特点，可以实现复杂功能的逻辑电路。 如图5.1.3（a）所示，NMOS工作管M1和M2串联，
教学时 数 2学时
第二章
第三章 第四章 第五章 第六章 第七章 第八章
MOS晶体管
MOS管反相器 半导体集成电路基本加工工艺与设计规则 MOS管数字集成电路基本逻辑单元设计 MOS管数字集成电路子系统设计 MOS管模拟集成电路设计基础 集成电路的测试与可测性设计
4学时
6学时 6学时 4学时 4学时 6学时 4学时
图5.3.3 动态CMOS二输入与非门
5.3.3 多米诺逻辑电路
为克服动态CMOS逻辑电路级联时的不足，实际
电路采用动态CMOS电路和静态CMOS电路组成多米
诺CMOS逻辑电路，其一般结构如图5.3.4所示。它是
由一个动态CMOS逻辑门与一个静态的CMOS反相器 相级联形成的。加入反相器以后可以实现多级多米诺 逻辑门级联了。
图5.2.9 NMOS下拉管电路
（3）设计PMOS上拉管电路，如图5.2.10所示；
5.2.10 PMOS上拉管电路
（4）棍图如图5.2.11所示。
图5.2.11 棍图
5.3 改进型MOS管逻辑门 在静态CMOS逻辑电路中，起互补功能作用的PMOS 晶体管的数目与实现逻辑功能的NMOS晶体管的数目是 相同的。一个二输入的或非门需要2个NMOS晶体管和 2 个 PMOS 晶 体 管 ， 共 4 个 晶 体 管 ， 而 一 个 N 输 入 的 CMOS逻 辑功能 电路则 需要 N个 NMOS晶 体管和 N 个 PMOS晶体管，共2N个晶体管。但实际上电路的逻辑 功能仅决定于NMOS下拉管模块，PMOS上拉管模块只 起到互补逻辑功能的作用。而且，由于从输入信号来看， 每个输入端都经过一对并联NMOS晶体管和PMOS晶体 管，使输入电容加倍，因而影响了工作速度。因此，人 们在不断地研发不同形式的逻辑电路，以确保逻辑功能 实现的条件下，不仅能够减少晶体管数目，从而节省所 用硅片面积，而且还能够降低功耗，提高速度。
2、应用 图5.4.3的逻辑功能也可以采用CMOS传输门来实 现，如图5.4.5所示，这同样是一个4选1数据选择器。