半导体制造流程详解

半导体制造流程（转）
半导体相关知识
●本征材料：纯硅9-10个9
250000Ω.cm
●N型硅：掺入V族元素—磷P、砷As、锑Sb
●P型硅：掺入III族元素—镓Ga、硼B
●PN结：
半导体元件制造过程可分为
●前段(Front End)制造过程
晶圆处理过程(Wafer Fabrication；简称Wafer Fab)、晶圆针测过程(Wafer Probe);
●后段(Back End)
构装(Packaging)、测试过程(Initial Test and Final Test)
一、晶圆处理制造过程
●晶圆处理制程的主要工作在矽晶圆上制作电路与电子元件（如电晶体、电容体、逻辑闸
等），为上述制程中所需技术最复杂且资金投入最多的过程。

以微处理器为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为一温度、湿度与含尘(Particle)均需控制的无尘室(Clean-Room),虽然详细的处理程序是随着产品种类与所使用的技术有关，不过其基本处理步骤通常是晶圆先经过适当的清洗之后，接着进行氧化(Oxidation)及沉积，最后进行微影、蚀刻及离子植入等反复步骤，以完成晶圆上电路的加工与制作。

二、晶圆针测制程
●经过Wafer Fab制程后，晶圆上即形成一格格的小格，我们称之为晶方或晶粒(Die)，在
一般情形下，同一片晶圆上皆制作相同的晶片，但是也有可能在同一片晶圆上制作不同规格的产品；这些晶圆必须通过晶片允收测试，晶粒将会一一经过针测(Probe)仪器以测试其电气特性，而不合格的晶粒将会被标上记号(Ink Dot)，此过程即称之为晶圆针测制程(Wafer Probe)。

然后晶圆将依晶粒为单位分割成一粒粒独立的晶粒。

三、IC构装制程
●IC构装制程(Packaging)：利用塑料或陶瓷包装晶粒与配线以成机体电路
●目的：是为了制造出所生产的电路的保护层，避免电路收到机械性刮伤或是高温破坏。

半导体制造工艺分类
一双极型IC的基本制造工艺
● A 在元器件间要做电隔离区
（PN结隔离、全介质隔离及PN结介质混合隔离）、ECL（不掺金）（非饱和型）、TTL/DTL （饱和型）、STTL（饱和型）
● B 在元器件间自然隔离
I2L（饱和型）
二MOSIC的基本制造工艺
根据栅工艺分类
● A 铝栅工艺
● B 硅栅工艺
●其他分类
1.根据沟道：PMOS、NMOS、CMOS
2.根据负载元件：E/R、E/E、E/D
三Bi-CMOS工艺
A 以CMOS工艺为基础
P阱N阱
B以双极型工艺为基础
双极型集成电路和MOS集成电路优缺点
●双极型集成电路
中等速度、驱动能力强、模拟精度高、功耗比较大
●CMOS集成电路
低静态功耗、宽的电源电压范围、宽的输出电压幅度（无阈值损失），具有高速度、高密度潜力；可与TTL电路兼容。

电流驱动能力低
半导体制造环境要求
●主要污染源：微尘颗粒、中金属离子、有机物残留物和钠离子等轻金属粒子。

●超净间：洁净等级主要由微尘颗粒数/m3
半导体元件制造工程
前段（Front End）制程---前工序
晶圆处理制程（Wafer Fabrication;简称Wafer Fab）
典型的PN结隔离的掺金TTL电路工艺流程
横向晶体管剖面图
纵向晶体管剖面图
NPN晶体管剖面图
1.衬底选择
P型Si ρ10Ω.cm 111晶向，偏离20~50
晶圆（晶片）
晶圆（晶片）的生产有砂（即二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的【多晶硅】。

一般晶圆制造厂，将多晶硅熔解后，再利用硅晶种慢慢拉出单晶硅晶棒。

一支85公分长，重76.6公斤的8寸硅晶棒，约需2天半时间长成。

经研磨、抛光、切片后，即成半导体之原料-晶圆片。

第一次光刻----N+埋层扩散孔
● 1.减小集电极串联电阻
● 2.减小寄生PNP管的影响
要求：
1.杂质固浓度大
2.高温时在Si中的扩散系数小，以减小上推
3.与衬底晶格匹配好，以减小应力
涂胶—烘烤—掩膜（曝光）—显影—坚膜—蚀刻—清洗—去膜—清洗—N+扩散（P）
外延层淀积
1.VPE(Vaporous phase epitaxy)气相外延生长硅SiCl4+H2Si+HCl
2.氧化Tepi>Xjc+Xmc+TBL-up+tepi-ox
第二次光刻—P+隔离扩散孔
●在衬底上形成孤立的外延层岛，实现元件的隔离。

涂胶—烘烤—掩膜—显影—坚膜—蚀刻—清洗—去膜—清洗—P+扩散（B）
第三次光刻—P型基区扩散孔
决定NPN管的基区扩散位置范围
去SiO2—氧化—涂胶—烘烤—掩膜—显影—坚膜—蚀刻—清洗—去膜—清洗—基区扩散（B）第四次光刻—N+发射区扩散孔
●集电极和N型电阻的接触孔，以及外延层的反偏孔。

●AL—N-Si欧姆接触：N D≥1019cm-3
去SiO2—氧化—涂胶—烘烤—掩膜—显影—坚膜—蚀刻—清洗—去膜—清洗—扩散
第五次光刻—引线接触孔
去SiO2—氧化—涂胶—烘烤—掩膜—显影—坚膜—蚀刻—清洗—去膜—清洗
第六次光刻—金属化内连线：反刻铝
去SiO2—氧化—涂胶—烘烤—掩膜—显影—坚膜—蚀刻—清洗—去膜—清洗—蒸铝
CMOS集成电路工艺
-----以P阱硅栅CMOS为例
1.光刻Ⅰ—阱区光刻，刻出阱区注入孔
● 2.阱区注入及推进，形成阱区
● 3.去除SiO2，长薄氧，长Si3N4
● 4.光刻Ⅱ—有源区光刻
● 5.光Ⅲ—N管场区光刻，N管场区注入，以提高场开启，减少闩锁效应及改善阱的接触。

● 6.光刻Ⅲ—N管场区光刻，刻出N管场区注入孔；N管场区注入。

●7.光Ⅳ—P管场区光刻，P管场区注入，调节PMOS管的开启电压，生长多晶硅。

●8.光Ⅴ—多晶硅光刻，形成多晶硅栅及多晶硅电阻
●9.光Ⅵ—P+去光刻，P+区注入。

形成PMOS管的源、漏区及P+保护环。

●10.光Ⅶ—N管场区光刻，N管场区注入，形成NMOS的源、漏区及N+保护环。

●11.长PSG（磷硅玻璃）
●12.光刻Ⅷ—引线孔光刻
●13.光刻Ⅸ—引线孔光刻（反刻AL）
集成电路中电阻●基区扩散电阻
●发射区扩散电阻
●基区沟道电阻
●外延层电阻
●MOS中多晶硅电阻
●其他：MOS管电阻
集成电路中电容
●发射区扩散层—隔离层——掩埋层扩散层PN电容
●MOS电容
主要制程介绍
矽晶圆材料（Wafer）
圆晶是制作矽半导体IC所用之矽晶片，状似圆形，故称晶圆。

材料是【矽】，IC(Integrated Circuit)厂用的矽晶片即为矽晶体，因为整片的矽晶片是单一完整的晶体，故有成为单晶体。

但在整体固态晶体内，众多小晶体的方向不同，则为复晶体（或多晶体）。

生成单晶体或多晶体与晶体生长时的温度，速率与杂质都有关系。

一般清洗技术
光学显影
光学显影是在感光胶上经过曝光和显影的程序，把光罩上的图形转换到感光胶下面的薄膜层或硅晶上。

光学显影主要包含了感光胶涂布、烘烤、光罩对准、曝光和显影等程序。

关键技术参数：最小刻分辨图形尺寸Lmin(nm) 聚焦深度DOF
曝光方式：紫外光、X射线、电子束、极紫外
蚀刻技术(Etching Technology)
蚀刻技术（Etching Technology）是将材料使用化学反应物理撞击作用而移除的技术。

可以分为：
●湿蚀刻（wet etching）：湿蚀刻所使用的是化学溶液，在经过化学反应之后达到蚀刻的
目的。

●干蚀刻（dry etching）:干蚀刻则是利用一种电浆蚀刻（plasma etching）.电浆蚀刻中蚀
刻的作用，可能是电浆中离子撞击晶片表面所产生的物理作用，或者是电浆中活性自由基（Radical）与晶片表面原子间的化学反应，甚至也可能是以上两种的复合作用。

现在主要应用技术：等离子体刻蚀
常见湿法刻蚀技术
化学气相沉积CVD
CVD是利用热能、电浆放电或紫外光照射等化学反应的方式，在反应器内将反应物（通常为气体）生成固态的生成物，并在晶片表面沉积形成稳定固态薄膜（film）的一种沉积技术。

CVD技术是半导体IC制程中运用极其广泛的薄膜形成方法，如介电材料（dielectrics）、导体或半导体等薄膜材料几乎都能用CVD技术完成。

常用的CVD技术有：
（1）常压化学气相沉积APCVD
（2）抵押化学气相沉积LPCVD
（3）电浆辅助化学气相沉积PECVD
较为常见的CVD薄膜包括有：二气化硅（通常直接成为氧化层）、氮化硅、多晶硅、耐火金属与这类金属之其硅化物
物理气相沉积（PVD）
主要是一种物理制程而非化学制程。

此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积再晶圆表面。

PVD以真空、溅射、离子化或离子束等方法使纯金属挥发，与碳化氢、氮气等气体作用，加热至400~600℃（约1~3小时）后，蒸镀碳化物、氮化物、氧化物及硼化物等1~10um厚的微细粒状薄膜。

PVD可分为三种技术：（1）蒸镀（Evaporation）；（2）分子束外延（Molecular Beam Epitaxy ;MBE）；（3）溅镀（Sputter）。

解离金属电浆物理气相沉积技术
解离金属电浆是最近发展出来的物理气相沉积技术，它是在目标区与晶圆之间，利用电浆，针对从目标区溅击出来的金属原子，在其到达晶圆之前，加以离子化。

离子化这些金属原子的目的是，让这些原子带有电价，进而使其行进方向受到控制，让这些原子得以垂直的方向往晶圆行进，就像电浆蚀刻及化学气相沉积制程。

这样做可以让这些金属原子针对极窄、极深的结构进行沟填，以形成极均匀的表层，尤其是在最底层的部分。

离子植入（Ion Implant）
离子植入技术可将掺质以离子型态植入半导体组件的特定区域上，以获得精确的电子特性。

这些离子必须先被加速至具有足够能量与速度，以穿透（植入）薄膜，到达预定的植入深度。

离子植入制程可对植入区内的掺质浓度加以精密控制。

基本上，此掺质浓度（剂量）系由离子束电流（离子束内之总离子数）与扫描率（晶圆通过离子束之次数）来控制，而离子植入的深度则由离子束能量的大小来决定。

化学机械研磨技术
化学机械研磨技术（化学机械磨光，CMP）兼具有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用，可以使晶圆表面达到全面性的平坦化，以利于后续薄膜沉积的进行。

在CMP制程的硬设备中，研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转，至于研磨垫则以相反的方向旋转。

在进行研磨时，由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。

影响CMP制程的变量包括有：研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成分、温度、以及研磨垫的材质与磨损性等等。

制程监控
量测芯片内次微米电路之微距，一确保制程之正确性。

一般而言，只有在微影图案（照相平版印刷的patterning）与后续之蚀刻制程执行后，才会进行微距的量测。

光罩检测（Retical）检查
光罩是高精密度的石英平板，是用来制作晶圆上电子电路图像，以利于集成电路的制作。

光罩必须是完美无缺，才能呈现完整的电路图像，否则不完整的图像会被复制到晶圆上。

光罩检测机台则是结合影像扫描技术与先进的影像处理技术，捕捉图像上的缺失。

当晶圆从一个制程往下个制程进行时，图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。

此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。

一般来说，图案晶圆检测系统系以白光或雷射光来照射
晶圆表面。

再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。

铜制程技术
在传统铝金属导线无法突破瓶颈之情况下，经过多年的研究发展，铜导线已经开始成为半导体材料的主流，由于铜的电阻值比铝还小，因此可在较小的面积上承载较大的电流，让厂商得以生产速度更快、电路更密集，且效能可提升约30-40%的芯片。

亦由于铜的抗电子迁移（电版移民）能力比铝好，因此可减轻其电移作用，提高芯片的可靠度。

在半导体制程设备供应商中，只有应用材料公司能提供完整的铜制程全方位解决方案与技术，包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

半导体制造过程
后段（Back End）—后工序
构装（Packaging）：IC构装依使用材料可分为陶瓷（ceramic）及塑料（plastic）两种，而目前商业应用上则以塑料构装为主。

以塑料构装中打线接合为例，其步骤依序为晶片切割（die saw）、黏晶（die mount/die bond）、焊线（wire bond）、封料（mold）、剪切/成型（trim/form）、印字（mark）、电镀（plating）及检验（inspection）等。

测试制程（Initial Test and Final Test）
●1晶片切割（Die Saw）
晶片切割的目的为将前制程加工完成的晶圆上的一颗颗晶粒切割分离。

举例来说：以
0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。

欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶圆切割机上进行切割。

切割完成后的晶粒井然有序排列于胶带上，而框架的支撑避免了胶带的褶皱与晶粒之相互碰撞。

●2黏晶（Die Bond）
黏晶的目的是将一颗颗晶粒置于导线架上并以银胶（epoxy）黏着固定。

黏晶完成后之导线架则经由传输设备送至弹匣（magazine）内，以送至下一制程进行焊线。

●3焊线（Wire Bond）
IC构装制程（Packaging）则是利用塑胶或陶瓷包装晶粒与配线以成机体电路（IC）,此制程的目的是为了制造出所生产的电路的保护层，避免电路收到机械性刮伤或是高温破坏。

最后整个机体电路的周围会向外拉出脚架（pin），称之为打线，作为与外界电路板连接之用。

●4封胶（Mold）
封胶的主要目的是防止湿气由外部侵入、以机械方式支持导线、内部产生热量之去除及提供能够手持之形体，其过程为将导线架置于框架上并预热，再将框架置于压膜机上的构装模上，再以树脂重填并待硬化。

●5剪切/成形（Trim/ Form）
剪切的目的为将导线架上构装完成的晶粒独立分开，并把不需要的连接用材料及部分凸出的树脂切除（dejunk）。

成形的目的则是将外引脚压成各种预先设计好的形状，以便于装置于电路板上使用。

剪切与成形主要由一步冲压机配上多套不同制程的模具，加上进料及除了机构所组成。

●6印字（Mark）
印字是将字体印于构装完的胶体之上，其目的在于注明商品的规格及制造者等资讯。

●7检验（Inspection）
晶片切割的目的为将前制程加工完成的晶圆上一颗颗之检验之目的为确定构装完成之产品是否合于使用。

其中项目包括诸如：外引脚之平整性、共面度、脚距、印字是否清晰及胶体是否有损伤等的外观检验。

●8封装
制程处理的最后一道手续，通常还包含了打线的过程。

以金线连接芯片与导线架的线路，再封装绝缘的塑料或陶瓷外壳，并测试集成电路功能是否正常。

硅器件失效机理
●1氧化层失效：针孔、热电子效应
●2层间分离：AL-Si、Cu-Si合金与衬底热膨胀系数不匹配
●3金属互连及应力空洞
●4机械应力
●5电过应力/静电积累
●6LATCH-UP
●7离子污染
典型的测试和检验过程
●1芯片测试（wafer sort）
●2芯片目检（die visual）
●3芯片粘贴测试（die attach）
●4压焊强度测试（lead bond strength）
●5稳定性烘培（stabilization bake）
●6温度循环测试（temperature cycle）
●7离心测试（constant acceleration）
●8渗透测试（leak test）
●9高低温点测试
●10高温老化（burn-in）
●11老化后测试（post-burn-in electrical test）
芯片封装介绍
●一、DIP双列直插式封装
DIP（DualIn-line Package）
绝大多数中小规模集成电路（IC）
其引脚数一般不超过100个。

DIP封装具有一下特点：
1.适合再PCB上穿孔焊接，操作方便。

2.芯片面积与封装面积之间的比值较大，故体积也较大。

二、表面贴装元件（Surface Mount Component）
●三、QFP塑料方型扁平式封装和PFP塑封扁平组件式封装
QFP(Plastic Quad Flat Package)封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。

用这种形
式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。

采用
SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊
点。

将芯片各脚对准相应的焊点，即可实现与主板的焊接。

用这种方法焊上去的芯
片，如果不用专用工具是很难拆卸下来的。

PFP(Plastic Flat Package)方式封装的芯片与QFP方式基本相同。

唯一的区别是QFP 一般为正方形，而PFP既可以是正方形，也可以是长方形。

●四、BGA球栅阵列封装
当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“Cross Talk”现象，而且当IC的管脚大于208pin时，传统的封装方式有其困难度。

●五、PGA插针网格阵列封装
PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。

根据引脚数目的多少，可以围成2-5圈。

安装时，将芯片插入专门的PGA插座。

为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

ZIF(Zreo Insertion Force Socket)是指零插拔力的插座。

把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。

然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。

而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。

PGA封装具有以下特点：
1.插拔操作更方便，可靠性高；
2.可适应更高的频率。

CSP芯片尺寸封装
随着全球电子产品个性化、轻巧化的需求蔚然成风，封装技术已进步到CSP(Chip Size Package)。

它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。

即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒大不超过1.4倍。

MCM多芯片模块
为解决单一芯片集成度低和功能不够完善的问题，把多个高集成度、高性能、高可靠性的芯片，再高密度多层互联基板上用SMD技术组成多种多样的电子模块系统，从而出现MCM(Multi Chip Model)多芯片模块系统。

集成电路相关知识
微处理器发展年表
90纳米对半导体厂商来说，是更加尖端的技术领域，过去工艺都以“微米”做单位，
微米是纳米的1000倍。

我们常以工艺线宽来代表更先进的半导体技术，如0.25微米、0.18微米、0.13微米，0.13微米以下的更先进工艺则进入了纳米领域。