基于Quartus II的运算器的设计与实现(修改稿)

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基于FPGA的简单运算器的设计

摘要设计一个简单运算器。

由顶层电路、运算器、按键输入、控制信号产生、修正结果、显示等模块构成。

用Quartus II绘制原理图或编写VHDL程序，然后封装画出电路图，该简单运算器可以实现加、减法算数运算和与、异或逻辑运算，且该运算器设计完之后经过了Quartus II软件和FPGA实验板的下载验证。

关键词:运算器，Quartus II，VHDL程序1目录第一章系统原理 (5)1.1系统功能 (5)1.2系统原理图 (6)1.3电路设计原理 (6)第二章系统组成 (7)2.1按键模块 (7)2.1.1按键模块VHDL程序 (7)2.1.2按键模块仿真波形 (11)2.1.3按键模块电路封装图 (12)2.1.4按键模块功能 (12)2.2控制信号产生模块 (12)2.2.1控制模块VHDL程序 (12)2.2.2控制模块仿真波形 (15)2.2.3控制模块电路封装图 (15)2.2.4控制模块功能 (16)2.3修正模块 (16)2.3.1修正模块VHDL程序 (16)2.3.2修正模块仿真波形 (20)2.3.3修正模块电路封装图 (20)2.3.4修正模块功能 (21)2.4显示模块 (21)2.4.1显示模块VHDL程序 (21)2.4.2显示模块电路封装图 (24)2.4.3显示模块功能 (25)2.5运算器模块 (25)2.5.1运算器模块功能 (25)2.5.2运算器模块电路图 (25)第三章定制选择器 (26)3.1定制选择器 (26)3.2用VHDL符号图画运算器顶层电路图 (28)第四章下载验证及调试 (30)4.1器件选择及引脚设置 (30)4.2配置文件下载 (31)结论 (33)参考文献 (34)前言随着FPGA性能的不断完善，FPGA器件的种类日益丰富，受到世界范围内电子设计人员的普遍欢迎，并占据了较大的市场，其生产厂家也由原来的Xilinx公司一家增加到Altera、Actel、lattice等十几家公司。

基于quartusⅡ的通用运算器的设计与实现

在集成电路设计领域中，各类微处理器已经成为了整个芯片系统的核心。

运算器作为其核心部件，得到广泛的发展。

与此同时，为了增加电子产品产出效率，降低制造成本，诸如Quartus II9.0等电子仿真软件相继出现，为产品开发提供了良好的开发平台。

本文根据运算器具有物美价廉、使用方便、功能性强等特点，分别对半加器、全加器、乘法器、除法器进行了仿真设计。

首先本文介绍了课题的背景、意义、发展现状及未来走向，并对研究内容及设计方案进行了简单介绍。

其次对设计环境QuartusⅡ平台及VHDL做了介绍。

之后对半加器、全加器、乘法器、除法器的设计进行了详细描述，包括工作原理、真值表及流程图，还把乘法器分成各个模块，并对各个模块进行了详细的介绍与设计分析。

随后对半加器、全加器、乘法器、除法器进行了编程、仿真以及在QuartusⅡ平台上对仿真结果进行验证。

从而做到了从理论到实践，学以致用。

关键词：运算器；QuartusⅡ；VHDLIn the field of integrated circuit design, all kinds of microprocessors has become the core of the whole chip system. Unit as its core component, is widely development.At the same time, in order to increase the electronic products output efficiency, reduce manufacturing cost, such as the QuartusII 9.0 electronic simulation software appeared, such as for product development provides a good development platform.Based on the arithmetic unit has the good and inexpensive, easy to use, functional characteristics, respectively, half adder, full adder, multiplier and divider design has carried on the simulation. First this article introduces the topic background, significance, status quo and future development, and research contents and the design scheme of a simple introduction. Secondly on the design environment QuartusII platform and VHDL is presented. After full adder and full adder, multiplier and divider design are described in detail, including the working principle, the truth table and flow chart, also the multiplier is divided into various modules, and each module are analyzed in detail and design. Then half adder, full adder, multiplier and divider for programming, simulation, and in the QuartusII platform of simulation results to validate. Thus did it from theory to practice, to practice.Keywords: Arithmetic unit；VHDL；QuartusII1 引言 (1)1.1 课题背景及意义 (1)1.2 课题的现状与发展 (1)1.3 研究内容与设计方案 (1)2 开发环境 (3)2.1 Quartus II平台介绍 (3)2.1.1 Quartus II简介 (3)2.1.2 Quartus II总体设计 (4)2.1.3 Quartus II总体仿真 (8)2.2 VHDL语言介绍 (9)2.2.1 VHDL语言概述 (9)2.2.2 VHDL语言介绍 (10)2.2.3 VHDL应用开发介绍 (12)3 基于Quartus II的半加、全加器的设计与实现 (13)3.1 基于Quartus II的半加器运算 (13)3.1.1 半加器的原理与真值表 (13)3.1.2 半加器的设计与实现 (13)3.2 基于Quartus II的全加器运算 (22)3.2.1 全加器的原理、真值表和原理图 (22)3.2.2全加器的设计与实现 (24)4 基于Quartus II的乘法、除法器的设计与实现 (25)4.1 基于Quartus II的乘法器运算 (25)4.1.1 乘法器的原理和流程图 (25)4.1.2 四位二进制加法器模块 (28)4.1.3 八位二进制加法器模块 (29)4.1.4 一位乘法器模块 (31)4.1.5 8位右移寄存器模块 (33)4.1.6 乘法器的其他模块 (34)4.2 基于Quartus II的除法器运算 (39)4.2.1 除法器的原理与流程图 (39)4.2.2 除法器的设计与实现 (40)结论 (43)致谢 (44)参考文献 (45)附录A 英语原文 (46)附录B 汉语翻译 (56)1 引言1.1 课题背景及意义Quartus II具有界面友好、操作简单的特点，作为高效的EDA设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的Quartus II平台。

基于QuartusⅡ的ALU的实现

文在基于ＱａｔｓｕｒＩ件环境下，介绍了实现ＡＵｕＩ软Ｌ
ｉｇ逻辑综合器。Ｑａｔｌ也可以利用第三方的综ｌｏｕｒｓＩｕ
合工具，如Ｌｏａｄｐｃｕ、ＳｎｌｙＰｏ和ｅｎｒｏＳｅｔｍｒｙｐｉｒｈｆ
Ａｂｓｒｃｔａｔ：ＢｅｎｈｘｅｍｅｆｔｅａｉｉｇｔｅｅｐｒｎｔｏｈｒｔｉｈｍｅｉｖｉｅｐｒｓｗｈｉｈｂｅｏｇｏＰｒｎｉｅｏｍｐｕｅｇｎｚｔｎ— ｔｃｄｅｃａｔｃｌｎｓｔｉｃｐｌｆＣｏｔｒＯｒａｉａｉＡＬＵ，ｉｉｅｃｉｇｏｔｓｔａｈｎ
器）同组成了ＣＵ的核心部分。共Ｐ
Ａｏｅ ’ １ ”，ｒＢｗｈｎ ’ １
” ００００００００” ｗｈｎｏｔｅｓ；ｅｈｒ
运算器的处理对象是数据，数据长度和计算
机数据表示方法，对运算器的性能影响极大。能
第１０卷
第４期
实验科学与技ｙｐｉｎｃｅｅａｄＴｅｈｎｌｇ
Ｖｏ．０Ｎｏ４１１．Ａｕ．０１ｇ２２
２１０２年８月
基于Ｑａｔｓ的ＡＵ的实现ｕｒｌｕＩＬ
发生器）现。实３２１算术逻辑运算单元采用模块化设计方法．．ＡＵ中全加器是基础，设计一个八位全加器Ｌ电路模块。实现八位全加器电路模块又可以用两种方法，一种方法用基本逻辑门实现，另一种方法用７２３４位二进制全加器）现。４８（实１用７２３实现加法器）４８５选择用两片７２３来组成八位的加法器，两片４８

QuartusII软件使用及设计流程

时序优化
时序分析
在Quartus II中进行时序分析，确保设计满足时序要求，找出关键路径并优化。
延迟调整
通过调整逻辑单元的时序参数，减小关键路径的延迟，提高时钟频率。
布局优化
合理安排逻辑单元的位置，减小信号传输延迟，提高时序性能。
面积优化
优化算法
采用高效的算法和优化策略，减小设计规模，降低面积成本。
低功耗硬件选择
选择低功耗硬件器件和IP核，从硬件层面降低功耗。
06
Quartus II实际应用案例
数字钟设计案例
总结词
数字钟设实现数字钟的原理图设计和编程。
详细描述
首先，在Quartus II软件中创建一个新的工程，选择合适的FPGA芯片型号。然后，使用原理图输入方式设计数字钟电路，包括分频器、计数器、译码器等模块。接着，进行仿真测试以确保设计正确。最后，将设计文件下载到FPGA芯片中，完成数字钟的硬件
保存配置
完成配置后，保存配置文件以便以后使用。
许可证激活与验证
获取许可证文件
从Altera官网或授权合作伙伴处获取Quartus II软件的许可证文件。
激活许可证
运行许可证激活程序，输入许可证文件中的激活码进行激活。
验证许可证
启动Quartus II软件，验证许可证是否有效，确保软件正常使用。
完成串口通信的硬件实现。
THANKS FOR WATCHING
感谢您的观看
Quartus II软件中提供了大量的IP核，用户可以直接调用这些IP核进行设计，避免了重复造轮子，提高了设计效率。
IP核定制
对于一些特殊需求，用户可以通过定制IP核的方式实现。Quartus II软件提供了 IP核定制工具，用户可以根据需求对IP核进行修改和定制，以满足特定设计要求。

Quartus_II设计八位加法器

Q u a r t u s_I I设计八位加法器(总19页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--摘要关键词： 8位加法器；EDA（电子设计自动化）；QuartusⅡ（可编程逻辑软件）目录第1章概述..................................................................................................... 错误!未定义书签。

EDA的概念 ...................................................................................................... 错误!未定义书签。

硬件描述语言概述........................................................................................ 错误!未定义书签。

第2章QUARTUS II ...................................................................................... 错误!未定义书签。

QUARTUSII概述............................................................................................. 错误!未定义书签。

QUARTUSII建立工程项目......................................................................... 错误!未定义书签。

QUARTUSII建立原理图输入文件 .......................................................... 错误!未定义书签。

基于quartus II的计算机运算器设计

基于quartus II的计算机运算器设计【摘要】随着EDA技术、CPLD/FPGA的迅猛发展以及相关软件的日益成熟，利用计算机来设计计算机成为一种行之有效且势在必行的新方式。

本文基于Q uartus II 6.0的图形设计方式，辅助Verilog HDL语言，以封装的基本逻辑单元为基础设计了4位定点除法器。

仿真结果表明，本文设计的除法器能够完成预期的除法运算功能。

【关键词】Q uartus；II 6.0；除法器设计；CPLD/FPGA1 手工除法运算方法分析计算机内部数据一般用补码表示[1]，为了找出适合于计算机运算器执行的除法运算方法，下面以4位二进制数为例分析手工除法算法[2]。

正整数做除法运算时，商的数码由高到低生成，确定商之前需要比较被除数与除数位数相同的部分是否够减，不够减商位0，够减商为1[3]。

由于这种试商操作是从被除数的高位开始的，为了保证位数的一致性，将被除数的最高位填写3个”0”，然后进行4位数的比较。

每次得到的部分差要左移一位，最低位要由被除数没参加比较的下一位填充。

当被除数的最低位数码经过试商，前次部分差和此次一位商与除数的积相减后，得到的部分差就是余数。

分析该手工除法运算方法可知：当部分积为0时，要直接将前次部分差左移一位，使之低3位的成为下一次的被减数的高3位，否则，将本次减法运算的结果左移一位，使之成为被减数的高3位。

整个除法的运算过程认定除数是不动的，那么被除数和商是每步相减之后，到要左移一位，添加下面一位，然后与一位乘积做减法。

2 正整数除法器设计按照上述分析在Quartus II[4]中设计正整数除法电路如图1所示。

主要部件为加减运算单元，保存为cfq1.bdf。

用一条输入线和它的非门的或运算给减法控制线sub赋值1。

正整数除法的除数和被除数的最高位均为0，因此，将补充的被除数的高3位直接同被除数的最高位连在一起，就能够得到使高位补充数码都为0的目的。

每次试商的时候要判断部分差是否够减，判断的过程就用减法器来进行。

数电实验报告QuartusII原理图输入法设计与实现

北京邮电大学数字电路与逻辑设计实验实验报告实验名称： QuartusII原理图输入法设计与实现学院：班级：姓名：学号：任课老师：实验日期：成绩：一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。

⑵掌握QuartusII图形模块单元的生成与调用；⑶熟悉实验板的使用。

实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。

⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。

⑶在一下三个实验内容中任选一个完成实验：用3线—8线译码器（74L138）和逻辑门实现要求的函数；用D触发器设计一个4位可以自启动的环形计数器；用JK触发器设计一个8421码十进制计数器。

二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。

A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知：S=A⊕B C=AB⑶选择两个逻辑门：异或门和与门。

A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。

⑷利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。

全加器有三个输入值，两个输出值：A i为加数，B i为被加数，C i−1为低位向高位的进位。

⑵全加器的逻辑表达式为：S=A i⊕Bi ⊕Ci−1C i=(A i⊕B i) C i−1+A i B i⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。

选作实验：用3线—8线译码器（74L138）和逻辑门设计实现函数F=C B A+C B A+C B A+C B A。

设计实现过程：⑴利用QuartusII选择译码器（74L138）的图形模块单元。

⑵因为F=∑(0,2,4,7)=Y0 Y2 Y4 Y7，所以函数F可以通过译码器（74L138）和一个与非门实现。

基于quartusⅡ的设计流程

基于quartusⅡ的设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!基于 Quartus II 的设计流程一般包括以下步骤：1. 设计输入使用硬件描述语言（HDL）如 Verilog 或 VHDL 编写设计代码。

《计算机组成原理》运算器实验报告(总结报告范文模板)

《计算机组成原理》运算器实验报告实验目录：一、实验1 Quartus Ⅱ的使用（一）实验目的（二）实验任务（三）实验要求（四）实验步骤（五）74138、74244、74273的原理图与仿真图二、实验2 运算器组成实验（一）实验目的（二）实验任务（三）实验要求（四）实验原理图与仿真图三、实验3 半导体存储器原理实验（一）实验目的（二）实验要求（三）实验原理图与仿真图四、实验4 数据通路的组成与故障分析实验（一）实验目的（二）实验电路（三）实验原理图与仿真图五、本次实验总结及体会：一、实验 1 Quartus Ⅱ的使用（一）实验目的1.掌握Quartus Ⅱ的基本使用方法。

2.了解74138（3：8）译码器、74244、74273的功能。

3.利用Quartus Ⅱ验证74138（3：8）译码器、74244、74273的功能。

（二）实验任务1、熟悉Quartus Ⅱ中的管理项目、输入原理图以及仿真的设计方法与流程。

2、新建项目，利用原理编辑方式输入74138、74244、74273的功能特性，依照其功能表分别进行仿真，验证这三种期间的功能。

（三）实验要求1.做好实验预习，掌握74138、74244、74273的功能特性。

2.写出实验报告，内容如下：（1）实验目的；（2）写出完整的实验步骤；（3）画出74138、74244和74273的仿真波形，有关输入输出信号要标注清楚。

（四）实验步骤1.新建项目：首先一个项目管理索要新建的各种文件，在Quartus Ⅱ环境下，打开File，选择New Project Wizard后，打开New Project Wizard：Introduction窗口，按照提示创建新项目，点击“Next”按钮，再打开的窗口中输入有关的路径名和项目名称后，按“Finish”按钮，完成新建项目工作。

2.原理图设计与编译：原理图的设计与编译在Compile Mode（编译模式）下进行。

2.1．新建原理图文件打开File菜单，选择New，打开“新建”窗口。

QuartusII软件使用及设计流程

（3）编辑输入信号并保存文件。在图1-22中单击 “Name”下方的“A”，即选中该行的波形。在本例中将输入信号“A”设置为时钟信号，单击工具栏中的按钮，弹出“Clock”对话框，此时可以修改信号的周期、相位和占空比。设置完后单击 “OK”按钮，输入信号“A”设置完毕。同理设置其他输入信号“B”，最后单击保存文件按钮，根据提示完成保存工作，如图1-23所示。同时，为了方便读者熟悉其他波形编辑工具的使用，在图1-24中标注了其他波形编辑工具的功能。
Quartus II软件及其使用
Quartus II使用及设计流程

QuartusⅡ是Altera公司推出的新一代开发软件，适合于大规模逻辑电路设计。 QuartusⅡ支持多种编辑输入法，包括图形编辑输入法， VHDL、Verilog HDL和AHDL的文本编辑输入法，符号编辑输入法，以及内存编辑输入法。 QuartusⅡ与MATLAB和DSP Builder结合可以进行基于 FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA 工具，与SOPC Builder结合，可实现SOPC系统开发。
（4）第三方工具选择。如图1-7所示，用户可以选择所用到的第三方工具，比如 ModleSim、 Synplify等。在本例中并没有调用第三方工具所示。建立的工程的名称、选择的器件和选择的第三方工具等信息，如果无误的话就可以单击“Finish”按钮，弹出如图1-9所示的窗口，在资源管理窗口可以看到新建的工程名称 half_add。
（2）选择元件。在原理图编辑窗中的任何一个位置上双
击鼠标的左键将跳出一个元件选择窗。
参数可设置的强函数元件库
MAX+plus库
基本逻辑元件库
基本逻辑元件库中的元件

基于Quartus II的运算器的设计与实现(修改稿)

基于Quartus II的运算器的设计与实现成耀，王礼春，顾晖（南通大学计算机科学与技术学院，江苏南通226019）【摘要】本文借助于Quartus II软件在计算机上仿真制作了具有简单运算功能的运算器，由此我们一方面可以了解电路仿真的主要流程，另一方面可以验证运算器的功能。

【关键词】 Q uartus II EDA 运算器仿真0引言电路设计对于电子信息类专业的学生而言是十分重要的，它是将理论知识运用于实践的一个重要途径。

它对巩固课堂教学内容，提高学生的动手能力具有重要作用。

但对于一些比较复杂的实验，学生要用大量的时间和精力进行电路连接和线路检查，常常是事倍功半，实验效果不是很理想。

将计算机模拟引入到实验教学中，既可以使学生随时进行实验，又可以直接获取结果，增加学生的感性认识。

而且计算机模拟仿真让设计变得更易实现，这不仅节约了经济上的开销，还节约了大量的时间与精力。

这里介绍的Quartus II可以弥补原先许多数字芯片和线路连接的繁琐步骤和手工操作，使原先复杂的实现过程变得容易理解与掌握，而且还能帮助学生更快、更好地掌握课堂理论内容，加深对概念原理的理解，进一步培养学生的综合设计能力、排除故障能力和创新能力[1]。

本文借助Quartus II6.0现有的器件，设计了一个运算器，使用Quartus II6.0完成仿真，并通过仿真波形展示该运算器是如何实现运算器功能的。

1 用Quartus II做电路设计实验的优点Quartus II6.0是由美国Altera公司开发的，是一款功能比较强的EDA工具软件，它的优势主要体现在其功能齐全，方便简单。

具有可编程系统(SOPC)设计的综合性环境，也是适合SOPC的最全面的设计环境[2]。

它拥有现场可编程阵列（FPGA）和复杂可编程器件（CPLD）设计的所有阶段的解决方案。

它的简单易用，方便快捷，给设计者减少了难度，节约了很多时间 [3]。

为了改变延续多年的“实验内容单一，实验设备陈旧，实验时间受限，实验效果差[4]”的状况，考虑到学校机房有许多时间向学生开放，另外考虑到许多学生自己有电脑，我们选用了Quartus II。

Quartus_II使用教程-完整实例(可打印修改)

Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。

硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。

接下来我们对这种智能的EDA 工具进行初步的学习。

使大家以后的数字系统设计更加容易上手。

●快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。

●菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。

●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。

第二步：新建工程（file>new Project Wizard ）1工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片）(注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next）5 工程建立完成（点finish）第三步：添加文件（file>new> VHDL file ），新建完成之后要先保存。

第四步：编写程序以实现一个与门和或门为例，Verilog 描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule 然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis ））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location为您的输入输出配置引脚。

实验二加减法运算器的设计实验报告

加减法运算器的设计实验报告实验二加减法运算器的设计一、实验目的1、理解加减法运算器的原理图设计方法2、掌握加减法运算器的VERILOG语言描述方法3、理解超前进位算法的基本原理4、掌握基于模块的多位加减运算器的层次化设计方法5、掌握溢出检测方法和标志线的生成技术6、掌握加减运算器的宏模块设计方法二、实验任务1、用VERILOG设计完成一个4位行波进位的加减法运算器，要求有溢出和进位标志，并封装成模块。

模块的端口描述如下：module lab2_RippleCarry 宽度可定制（默认为4位）的行波进位有符号数的加减法器。

#(parameter WIDTH=4)( input signed [WIDTH-1:0] dataa,input signed [WIDTH-1:0] datab,input add_sub, // if this is 1, add; else subtractinput clk,input cclr,input carry_in, //1 表示有进位或借位output overflow,output carry_out,output reg [WIDTH-1:0] result)2、修改上述运算器的进位算法，设计超前进位无符号加法算法器并封装成模块。

模块的端口描述如下：module lab2_LookaheadCarry // 4位超前进位无符号加法器(input [3:0] a,input [3:0] b,input c0, //carry_ininput clk,input cclr,output reg carry_out,output reg [3:0]sum);3、在上述超前进位加法运算器的基础上，用基于模块的层次化设计方法，完成一个32位的加法运算器，组内超前进位，组间行波进位。

4、用宏模块的方法实现一个32位加减运算器。

三、实验内容1、用VERILOG设计完成一个4位行波进位的加减法运算器，要求有溢出和进位标志，并封装成模块。

基于Quartus II的电路设计过程图文详解

基于Quartus II 7.2 的数字电路设计操作过程图解一．Quartus II 7.2 启动方法一、直接双击桌面上的图标，可以打开Quartus II 7.2 软件；方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 7.2】→【Quartus II 7.2 TalkBack Install】菜单命令，可以打开软件。

启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。

点击〖确定〗继续，因为这不影响软件的正常使用。

若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。

二．Quartus II 7.2软件界面Quartus II 7.2软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。

三．Quartus II 7.2软件使用1. 新建项目工程使用QuartusII7.2设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。

因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。

建立工程的方法和步骤如下：（1）先建一个文件夹。

就在电脑本地硬盘找个地方注意：文件夹的命名及其保存的路径中不能有中文字符。

（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。

基于QuartusⅡ的运算器的设计与实现

运算器执行逻辑运算．，ｃ）端ＮＡ（ —Ｎ控制 — Ｕ与ＮＩ互斥使用），运算器部件输出运算结果传送总线的使能端（：为了方便和以后没计的其它计算机音牛注刚连接，我们在这里设置了总线）。ｄ控制端ＮＩ（－Ｌ互斥使用））＿Ｎ与ＮＡｕ，输入数据传送总线的使能端。
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Ｑａｔ６是出美国Ａｔａｕｒｓ１ｏｕ１ｌｒ公司开发的，是一款功能比较强的ｅＥＡＤ工具软件，的优势主要体现在其功能齐全，方便简单。具有可它编程系统（ＯＣ设计的综合性环境，也是适合ＳＰ的最全面的没计ＳＰ）ＯＣ环境它拥有现场可编崔阵列（ＰＡ）和复杂可编程器件ＦＧ（ＰＤ）计的所有阶段的解决方案它的简单易用，方便怏捷，ＣＬ没给没汁者减少了难度，节约了很多时问。为了改变延续多年的 “ 实验内容单一，实验设备陈旧，实验时受限，实验效粜差” ’ 的状况，考虑到学校机房有许多时向学生开放，另外考虑到许多学生自己有电脑，我ｆ选用了Ｑａｕ。ｆＪｕｒｓＩｔＩＱａｕＩｕｒｓＩｔ功能强大、界面友好、易于掌握，彻底改变了传统的实验教学模式，实验具有开放性、可编程性强、没汁空间大、时间灵活等特点，并具有较高的实验效率。它可以培养学生的动手能力和分析问题、解决问题的能力，增强学生对实验的浓厚兴趣，提高实践教学的质量。其显著特点如下：（）１开放性好：学生可以在机房的开放时问进行实验，也可以在自己宿舍里的电脑上做实验；学生可以在实验课之前预习，也可以

实验三基于Quartus II的硬件描述语言电路设计

实验三基于Quartus II的硬件描述语言电路设计1、实验要求（1）学习并掌握硬件描述语言（VHDL或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。

参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。

用Quartus II波形仿真验证；下载到DE0开发板验证。

（2）熟悉中规模器件译码器的逻辑功能，用硬件描述语言。

实现其设计。

参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序，编写一个将二进制码转换成0-F的七段码译码器。

用Quartus II波形仿真验证；下载到DE0开发板，利用开发板上的数码管验证。

（3）熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。

参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。

用Quartus II波形仿真验证；下载到DE0开发板验证。

（4）熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。

参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输出，输出信号频率分别为10Hz和1Hz。

下载到DE0开发板验证。

（5）扩展内容：利用已经实现的VLDH模块文件，采用原理图方法，实现0-F计数自动循环显示，频率10Hz。

2、实验内容（1）异或门逻辑的VHDL源文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_1 ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END exa3_1;ARCHITECTURE fwm OF exa3_1 ISBEGINC<=A XOR B;END;（2）二进制码转换为0-F七段码译码器的VHDL源文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exa3_2 ISPORT(data_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);dis_out:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END exa3_2;ARCHITECTURE fwm OF exa3_2 ISBEGINPROCESS(data_in)BEGINCASE data_in ISWHEN"0000"=>dis_out<="1000000";WHEN"0001"=>dis_out<="1111001";WHEN"0010"=>dis_out<="0100100";WHEN"0011"=>dis_out<="0110000";WHEN"0100"=>dis_out<="0011001";WHEN"0101"=>dis_out<="0010010";WHEN"0110"=>dis_out<="0000010";WHEN"0111"=>dis_out<="1111000";WHEN"1000"=>dis_out<="0000000";WHEN"1001"=>dis_out<="0010000";WHEN"1010"=>dis_out<="0001000";WHEN"1011"=>dis_out<="0000011";WHEN"1100"=>dis_out<="1000110";WHEN"1101"=>dis_out<="0100001";WHEN"1110"=>dis_out<="0000110";WHEN"1111"=>dis_out<="0001110";END CASE;END PROCESS;END fwm;(3)计数器的VHDL的源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jishuqi_jia ISPORT(clk,RST:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);COUT:OUT STD_LOGIC);END jishuqi_jia;ARCHITECTURE fwm OF jishuqi_jia ISSIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);--SIGNAL dis_out:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL clk1:STD_LOGIC;CONSTANT m:INTEGER:=25000000;--1HzBEGINPROCESS(clk,clk1,RST)VARIABLE cout1:INTEGER:=0;BEGINIF clk'EVENT AND clk='1'THENcout1:=cout1+1;IF cout1<=m THEN clk1<='0';ELSIF cout1<=m*2 THEN clk1<='1';ELSE cout1:=0;END IF;END IF;IF RST='0'THEN Q1<=(OTHERS=>'0');COUT<='0'; ELSIF clk1'EVENT AND clk1='1' THENQ1<=Q1+1;COUT<='0';IF Q1>="1111" THEN Q1<=(OTHERS=>'0');COUT<='1'; END IF;END IF;CASE Q1 ISWHEN"0000"=>DOUT<="1000000";WHEN"0001"=>DOUT<="1111001"; WHEN"0010"=>DOUT<="0100100"; WHEN"0011"=>DOUT<="0110000"; WHEN"0100"=>DOUT<="0011001"; WHEN"0101"=>DOUT<="0010010"; WHEN"0110"=>DOUT<="0000010"; WHEN"0111"=>DOUT<="1111000"; WHEN"1000"=>DOUT<="0000000"; WHEN"1001"=>DOUT<="0010000"; WHEN"1010"=>DOUT<="0001000"; WHEN"1011"=>DOUT<="0000011"; WHEN"1100"=>DOUT<="1000110"; WHEN"1101"=>DOUT<="0100001"; WHEN"1110"=>DOUT<="0000110"; WHEN"1111"=>DOUT<="0001110";END CASE;END PROCESS;--DOUT<=dis_out;END fwm;（4）分频器的VHDL的源代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_4 ISPORT(clk1:IN STD_LOGIC;clk_out1:OUT STD_LOGIC);END exa3_4 ;ARCHITECTURE fwm OF exa3_4 IS CONSTANT m1 : INTEGER:= 25000000; SIGNAL tmp1 :STD_LOGIC;BEGINPROCESS(clk1,tmp1)VARIABLE cout : INTEGER:=0; BEGINIF clk1'EVENT AND clk1='1' THEN cout:=cout+1;IF cout<=m1 THEN tmp1<='0'; ELSIF cout<m1*2 THEN tmp1<=’1'; ELSE cout:=0;END IF;END IF;END PROCESS;clk_out1<=tmp1;END fwm;3、实验结果（1）二进制码转换为0-F七段码译码器的原理图在DE0板上进行测试，结果与预期相同，实验成功。

QUARTUSII操作修改

一、新建工程
双击QuartusII软件启动坐标，即可启动QuartusII软件，启动界面如下：
新建一个项目时，点击file->
new project wizard…,
出现以下一个对是需要你指定项目保存的路径，支持含中文字符的路径，第二行是需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名字，这三个设定好后，点击“next”，出现下面一个界面：
2-1. 设计含异步清 0 和同步时钟使能的加法计数器
(1) 实验目的：学习计数器的设计和仿真，进一步熟悉VHDL设计技术。 (2) 实验内容：在QuartusⅡ上对例2.1进行编辑、编译和仿真。说明例中各语句的作用，详细描述该示例的功能特点，给出其所有信号的仿真波形。 (3) 实验报告：根据实验内容写出实验报告，包括实验目的、程序设计注释、编译仿真波形和分析结果。
点击进入下一界面点击完成选择vhdlfile点击进入编辑界面输入文本文件输入文本文件保存文件注意保存的文件名要和文本的实体名一致注意保存的文件名要和文本的实体名一致启动编译编译成功建立仿真文件设置仿真时间区域并进行波形文件存盘选择file中的saveas设置仿真结束时间设置仿真结束时间设置仿真结束时间为100us在空白处双击鼠标左键在空白处双击鼠标左键选择选择nodefinder点击list选择需要的信号选择需要的信号接下来分别对各输入端口进行设置完成之后单击保存文件按钮进行保存
实验2.2 实验
7段数码显示译码器设计段数码显示译码器设计
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN "0000" => LED7S <= "0111111" ; WHEN "0001" => LED7S <= "0000110" ; WHEN "0010" => LED7S <= "1011011" ; WHEN "0011" => LED7S <= "1001111" ; WHEN "0100" => LED7S <= "1100110" ; WHEN "0101" => LED7S <= "1101101" ; WHEN "0110" => LED7S <= "1111101" ; WHEN "0111" => LED7S <= "0000111" ; WHEN "1000" => LED7S <= "1111111" ; WHEN "1001" => LED7S <= "1101111" ; WHEN "1010" => LED7S <= "1110111" ; WHEN "1011" => LED7S <= "1111100" ; WHEN "1100" => LED7S <= "0111001" ; WHEN "1101" => LED7S <= "1011110" ; WHEN "1110" => LED7S <= "1111001" ; WHEN "1111" => LED7S <= "1110001" ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ;

EDA大作业_Quartus II_简易计算器_实验报告

实验报告——简易计算器目录：一、实验目的 (1)二、实验任务 (1)三、电路设计及仿真 (2)1. 结构设计图示如下： (2)2. 设计描述 (2)3. 一位全加器： (2)4. 四位全加器： (2)5. 补码器 (3)6. 四位加减器 (4)7. 八位全加器 (5)8. 乘法器 (5)9. 整体电路： (6)四、实验总结 (7)1. 实验收获： (8)2. 实验中出现的问题及解决： (8)一、实验目的1. 学习面向可编程器件（FPGA）的简单数字系统的设计流程。

2. 熟练掌握EDA设计软件Quartus II的原理图输入方式和层次化设计模式。

3. 熟悉实验装置——实验箱。

二、实验任务1. 设计1位全加器，并将其封装成1位全加器模块，仿真验证运算结果；2. 设计4位加/减运算器。

用封装好的1位全加器模块组成成4位加/减运算器。

仿真验证运算结果；3. 以全加器为基础设计一个4位乘法器并封装成乘法器模块，输出显示乘积和正负数标志。

仿真验证运算结果；4. 使用已生成的器件模块为基础设计一个简易计算器，根据控制端的状态，完成加、减、乘法运算，用十进制显示运算结果；用发光二极管显示负数标志。

仿真验证运算结果；即实现如下设计：三、电路设计及仿真1.结构设计图示如下：2.设计描述①利用门电路组合成1位全加器，封装；②调用1位全加器组合4位全加器和4位补码全加器（实现补码和相加），分别封装；③利用门电路实现补码器，封装；（可改进——使用4位全加器实现，见下）；④调用4位补码全加器和补码器实现4位加减器；⑤调用4位全加器实现8位全加器，封装；⑥调用8位全加器实现乘法器；⑦译码（二进制码——BCD码）；⑧组合4位加减器和乘法器成简易计算器；3.一位全加器：①利用门电路组合而成4位全加器；电路图如下：②将其封装成1位全加器模块。

4.四位全加器：①利用1位全加器模块搭建4位补码全加器（实现补码后相加），电路如下：② 将其封装成4位补码全加器模块。

第6章基于QuartusII的设计优化

第6章基于QuartusII的设计优化Quartus II是一款由美国Intel公司开发的综合设计工具，广泛用于数字电路设计和FPGA（现场可编程门阵列）编程。

在第6章中，我们将介绍Quartus II的设计优化功能以及如何在数字电路设计中利用它来提高设计性能和效率。

Quartus II的设计优化功能主要包括逻辑优化、时钟优化和布线优化。

逻辑优化主要通过对数电路的逻辑结构进行优化，减少逻辑门的数量和延迟，提高电路性能。

时钟优化主要通过优化时钟分配和时钟控制电路，减少时钟延迟和时钟抖动，提高电路时钟性能。

布线优化主要通过对逻辑门的物理位置进行优化，减少布线长度和延迟，提高电路布线性能。

在进行设计优化之前，我们首先需要对设计进行详细的分析和仿真。

通过分析设计的逻辑结构和时钟约束，我们可以找到设计中存在的性能瓶颈和不足之处。

然后，我们可以利用Quartus II中的优化功能来解决这些问题并提高设计性能。

在逻辑优化方面，Quartus II提供了多种优化算法和技术，例如综合优化、布尔运算优化和逻辑缩减。

综合优化可以将设计中的冗余逻辑合并或删除，减少逻辑门的数量和电路延迟。

布尔运算优化可以通过优化逻辑门之间的逻辑运算，减少逻辑门数量和电路延迟。

逻辑缩减可以通过重新组织逻辑门之间的连接关系，减少逻辑门之间的布线长度和延迟。

在时钟优化方面，Quartus II提供了时钟分析和时钟控制功能。

时钟分析可以帮助我们分析时钟约束和时序关系，找到时钟延迟和时钟抖动的问题。

时钟控制功能可以通过优化时钟分配和时钟控制电路，减少时钟延迟和时钟抖动，提高电路时钟性能。

在布线优化方面，Quartus II提供了通用布线和特定布线优化功能。

通用布线优化可以通过优化逻辑门的物理位置，减少布线长度和延迟，提高电路布线性能。

特定布线优化可以根据特定的布线约束和需求，进行特定的布线优化，例如时钟布线优化和高速布线优化。

综上所述，Quartus II的设计优化功能可以帮助我们提高数字电路设计的性能和效率。

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