锁相环

Altera的锁相环
锁相环一般分为模拟锁相环PLL和数字锁相环DLL。

都可以通过反馈路径来消除时钟分布路径的延时，可以做频率综合（如分频和倍频），也可以用来去抖动、修正占空比和移相等。

两种电路各有所长，要视具体应用而定。

PLL作原理：压控振荡器（VCO）通过自振输出一个时钟，同时反馈给输人端的频率相位检测器（PFD），PFD根据比较输人时钟和反馈时钟的相位来判断VCO输出的快慢，同时输出Pump－up和Pump－down信号给环路低通滤波器(LPF），LPF把这些信号转换成电压信号，再用来控制VCO的输出频率，当PFD检测到输人时钟和反馈时钟边沿对齐时．锁相环就锁定了。

模拟锁相环有以下几个显著的特点：
．输出时钟是内部VCO自振产生的．把输人参考时钟和反馈时钟的变比转换为电压信号间接地控制VCO的频率。

．VCO输出频率有一定的范围，如果输人时钟频率超出这个范围，则锁相环不能锁定。

．LPF部件可以过滤输人时钟的高频抖动，其输出时钟的抖动主要来自VCO本身以及电源噪声，而不是输人时钟带人的抖动。

．由于是模拟电路，所以对电源噪声敏感，在设计PCB时，一般需要单独模拟电源和模拟地。

DLL一般是由数字电路实现的。

Xflinx FPGA内部的 DLL。

是由离散的延时单元来完成相位调整的。

DLL的输出时钟是由输人时钟经延时得到的·相位延时控制（PDC，Phase DelayControl）根据CLKIN和CLKFB的边沿关系选择延时链的抽头·也就是不同相位的时钟输出，直到两者边沿完全对齐．DLL最终锁定。

DLL自身的特点如下：
．时钟输人真实、及时地反映输人时钟，跟踪时钟输人迅速。

．能锁定的输人时钟频率范围较宽，但是由于延时电路的总延时有限，所以不能锁定时钟频率过低的输人时钟。

．不能过滤时钟源的抖动，会引人固有抖动，造成抖动的积累。

．用数字电路实现，对电源噪声不敏感。

2．Altera器件的 PLL
Altera的Stratix和Stratixll器件内部有两种锁相环，分别是增强型锁相环（EPLL．En－hanced PLL）和快速锁相环（FPLL，Fast PLL。

）。

在低成本 Cyclone 系列的器件中则有一种经过简化的快速锁相环。

EPLL。

可以对片内和片外提供丰富的时钟输出，具有一些高级属性。

FPLL主要用于高速源同步差分I／O接口的设计和一些普通的应用中。

以 Stratixll为例，在该器件中，有4个EPLL和8个FPLL，EPLL分布在器件的上下两边．而FPLL分布在器件的左右两边e较小的Stratixll器件没有这么多的PLL，具体需要查看Altera的数据手册。

以 Stratixll中的 EPLL为例．说明其特点和使用方法。

EPLL的结构如图所示。

Stratixll的EPLL的两个时钟输人信号inclk0和inclk1均可由在同一边的4个外部时钟一引脚输人，或者由器件内部的全局时钟网络（GCLK）和局部时钟网络（RCLK）输人。

EPLL在输人路径上有一个分频系数N(1～512),反馈路径上有一个信频系数M（1～512）。

压控振荡器（VCO）输出的高速时钟有8个相位抽头（Phase Tap）可供输出和反馈路径选择。

在时钟的输出部分，有多个分频计数器（C0～C5），每个输出的分频计数器的分频因子都是可以独立设置的(1～512），用以对高速的VCO输出时钟进行分频，以产生需要的时钟频率。

这些输出分频计数器可以驱动内部的全局时钟网络GCLK、区域时钟网络PCLK或者输出引脚。

在使用 Quartus II软件生成EPLL时，工具会根据用户的输人／输出时钟频率，以及移相（phase SeShift）、占空比要求决定n、m和c因子。

假设EpLL的输人频率为fin。

，首先把VCO的振荡频调到：
fvco=fin x (m/n)
VCO的输出频率有一定的范围，不同的器件范围不一样。

例如在Stratixll－5速度等级的器件中，VCO输出的范围是400～800 MHZ。

由输出分频因子C把VCO的高倍时钟分到所需要的时钟频率上，输出的时钟频率为：
fout=fvco/c
VCO输出同频但不同相位的8个时钟，这8个时钟相位差分别为45“。

而每个分频计数器的输人时钟可以单独从VCO的8个相位抽头中选择一个，来满足精密移相的要求，而且即使在选择同一抽头时，通过控制分频计数器的计数初始时间（Counter Sarting Time）也可以控制输出时钟的相位锁相环的几种反馈模式：
．在正常（Normal）模式中，反馈路径补偿了时钟输入延时和时钟网络延时，使得FPGA输人时钟与内部使用时钟同相位C
．在零延迟缓冲（Zero Delay Buffer）模式中，反馈路径补偿了时钟输人延时和时钟输出延时，使得时钟输人引脚与时钟输出引脚同相，这时锁相环就相当
于一个零延时的时钟驱动器，可以用来产生镜像时钟输出。

．在外部反馈（External Feedback）模式中，反馈路径是由时钟输出引脚通过PCB板上的走线从反馈输人引脚输人，由于时钟输入延时和反馈输入延时相等，所以可以保证时钟输人引脚和反馈输人引脚锁定成同相位。

如果在PCB布线时，保证时钟输出PCB走线和外部反馈PCB走线两者等长，这就保证了下游芯片的时钟输人端和FPGA的反馈输人端同相位，这样FPGA和下游器件就构成了一个同步系统，而不需要一个外部时钟驱动。

，
．在无补偿（No ComPensation）模式下，锁相环的反馈路径中没有任何延时单元，不补偿；任何的路径延时，所以时钟输出具有最好的抖动性能。

．在 Stratixll的锁相环中．多了一种反馈模式，叫源同步（Source Synchronous）反馈模式，使得数据和采样时钟在引脚处的相位关系在IOE触发器上得到保持。

Stratix的EPLL的时钟输人只能从外部引脚输人，而不能由内部的时钟网络输人，但是FPLL可以由时钟网络输人。

在 Stratix FPGA中的输出分频计数器为专门输出到引脚的计数器，而在 Stratixll中，EPLL和 FPLL可以由外部引脚或者内部时钟网络输人。

在 EPLL中有6个分频计数器，它们可以驱动内部时钟网络，或者驱动专用的PLL时钟输出引脚，使用更灵活。

在实际应用中，用户其实并不用关心锁相环内部的太多细节．而只需要在Altera的Megawizard工具中，选择对输人／输出时钟的要求，如频率和相位等，工具会根据用户的要求，自动地设置内部的参数来满足用户的需求。

3．PLL电源设计
Altera FPGA中的锁相环是由模拟电路实现的，其对电源噪声比较敏感，所以在设计 PCB的时候，对给PLL的供电部分要做一些特殊处理。

即使在设计中没有用到PLL，也必须给其供电。

锁相环的电源和地分别是 VCCA_PLL和GNDA_PLL。

在给 VCCA_PLL供电的时候，不要将其直接连到数字电源上，由于数字电源的噪声比较大，需要将VCCA和数字电源隔离开，防止数字电源上的噪声串人模拟电源VCCA而影响PLL稳定的工作。

要隔离VCCA有几种方法，最好的方法是给模拟电源一个单独的电源平面，把所有VCCA引脚接到该电源平面上。

不过，增加 PCB层数会增加其成本．如果用户不能接受单独电源层，可以采用电源岛的方式给VCCA供电。

所谓电源
岛就是在某一个PCB层上单独挖出来的一块模拟电源，通过磁珠（Ferrite Bead）、大电容和数字电源平面相连，VCCA引脚直接连接到该模拟电源岛上.如果由于
单板的限制无法实现电源岛，则可以从供电电源走一条较粗的电源线到VCCA，而该电源走线至少需要 20 mil宽。

无论哪种电源隔离方案，都需要一个磁珠和一个10UF的大电容，用来滤除一些外部的噪声，防止其进人模拟电源中。

而在每一个VCCA引脚处，需要一
个0.1UF和一个0．001UF的电容来对PLL产生的高频噪声进行去耦，防止其进入模拟电路，影响其他的VCCA供电。

这两个小电容应该尽量靠近VCCA的引脚。

4·工具支持
一在实际应用中，用户可以调用Megawizard中的ALTPLL来生成所需要的锁相环。

无论是 EPLL还是FPLL。

都可以在这里选择。

在设计PLL的时钟频率时,并没有出现在前面介绍的n.m,c等因子，在设计PLL相位时，也没有 VCO TAP和分频计数器的初始值等的设置．用户所能设置的只是倍频和分频系数.，以及相移的具体度数或者延时大小，Mega Wizard根据用户设置的这些值自动设
置PLL内部具体的参数，同时也会检查用户设置的合法性，这样，用户可以非常方便地产生所需要的PLL类型和参数，而无需关心其内部复杂的结构。