EDA实验报告1_8位全加器
eda实验报告 全加器
eda实验报告全加器EDA实验报告：全加器一、引言在数字电路设计中，全加器是一种基本的组合逻辑电路，用于实现两个二进制数的加法运算。
全加器的设计和性能对于数字电路的正确性和效率至关重要。
本实验报告将介绍全加器的原理、设计方法以及实验结果。
二、全加器的原理全加器是由两个半加器和一个额外的输入引脚组成的。
它可以实现三个二进制输入数的相加运算，并输出相应的和与进位。
1. 半加器半加器是一个简单的组合逻辑电路，用于实现两个二进制数的相加运算。
它有两个输入引脚A和B，分别代表两个二进制数的对应位，一个和输出引脚S和一个进位输出引脚C。
半加器的真值表如下所示：A B S C0 0 0 00 1 1 01 0 1 01 1 0 1可以看出，和输出引脚S等于A和B的异或运算结果，进位输出引脚C等于A 和B的与运算结果。
2. 全加器全加器是由两个半加器和一个额外的输入引脚组成的。
它有三个输入引脚A、B 和Cin，分别代表两个二进制数的对应位以及上一位的进位，两个输出引脚S 和Cout，分别代表相加结果的和以及当前位的进位。
全加器的真值表如下所示：A B Cin S Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1可以看出，和输出引脚S等于A、B和Cin的异或运算结果，进位输出引脚Cout等于A、B和Cin的与运算结果与A和B的或运算结果的与运算结果。
三、全加器的设计方法全加器的设计可以使用逻辑门电路实现。
常用的逻辑门包括与门、或门、非门和异或门。
根据全加器的真值表，可以使用这些逻辑门组合来实现全加器。
1. 使用逻辑门实现半加器半加器可以使用异或门和与门来实现。
异或门用于计算和输出引脚S，与门用于计算和输出引脚C。
2. 使用逻辑门实现全加器全加器可以使用两个半加器和一个或门来实现。
两个半加器分别用于计算和输出引脚S和C1，或门用于计算和输出引脚Cout。
八位全加器原理图设计实验报告
南通大学计算机科学与技术学院课程实验报告
课程名称：计算机组成原理年级：2012级上机日期：11月6日姓名：学号：班级：信管122
实验名称：八位全加器设计教师：陈越成绩：
上图为n个1位的全加器FA级联成的n位的行波进位加减器。
M为方式控制输入线，当M=0时，做加法运算；当M=1时，做减法运算。
图中左边还表示出单符号位法的溢出检测逻辑：当C n=C n-1时，运算无溢出；而当C n≠C n-1时，运算有溢出，经异或门产生溢出信号，0无溢出，1表示溢出。
四、内容及步骤（包括程序流程及说明）
1.建立add8项目
2.建立一位全加器原理图，输入如下
3.将一位全加器封装成芯片FA，如图
4.将FA级联成8位全加器如图，至此8位全加器原理图设计完毕
四、运行结果
建立波形文件，验证8位全加器。
用原理图输入法设计8位全加器
实验五用原理图输入法设计8位全加器一、实验目的熟悉利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计，把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
而一个1位全加器可以也是通过原理图输入的方法来完成。
三、实验内容（一）完成半加器和全加器的设计1、打开原理图输入编辑窗（1）File/new/“Block Diagram/Schematic File ”（2）在编辑窗中合适位置双击/展开libraries的“+”号、primitives/logic （3）根据半加器电路图，一次双击logic中的元件and2、not、xnor及pin 中的输入引脚input、输出引脚output调入各元件。
（4）通过左侧工具栏选择连线，按原理图连接好电路（5）双击input和output的PIN NAME至变成黑色，输入各引脚名：a、b、co、so（6）存盘 Fileve as/建立文件夹及目录，如d:\adder\存盘文件名为h_adder （7）生成电路符号在打开半加器原理图时/File/“Create/Update”/Create Symbol Files for Current File说明：A.转换生成电路符号也适用输入文本形式的文件B.只针对被打开的原理图或文件C.转换好的元件必须存在当前工程的文件夹中（8）设计全加器再打开一个原理图编辑窗口/调入元件连接好电路图/以名f_adder将其存在同一文件夹中。
（9）将f_adder.bdf设置为工程 File/New Project Wizard/Next/工程名和顶层文件名都为f_adder2.编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用**:**学号:*****************:**电子科技大学教务处制表实验一八位全加器的设计一、预习内容1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程；2.八位全加器设计原理。
二、实验目的1.掌握图形设计方法；2.熟悉QuartusⅡ软件的使用及设计流程；3.掌握全加器原理，能进行多位加法器的设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。
五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。
因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图：1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。
因此，减小进位的延迟对提高运算速度非常有效。
8位全加器实验报告
实验1 原理图输入设计8位全加器一、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。
二、原理说明：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。
而一个1位全加器可以按照本章第一节介绍的方法来完成。
三、实验内容：1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。
2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
四、实验环境：计算机、QuartusII软件。
五、实验流程：实验流程：↓↓六、实验步骤：1.根据半加器工作原理建立电路并仿真，并将元件打包。
（1）半加器原理图：图1.2 半加器原理图（2）综合报告：图1.3 综合报告:（3）功能仿真波形图4：图1.4 功能仿真波形图时序仿真波形图：图1.5 时序仿真波形图仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。
（4）时序仿真的延时情况：图1.6 时序仿真的延时情况（5）封装元件：图1.7 元件封装图2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。
（1）全加器原理图如图：图2.1 全加器原理图（2）综合报告：图2.2 综合报告（3）功能仿真波形图：图2.3功能仿真波形图时序仿真波形图：图2.4时序仿真波形图仿真结果分析：cin为来自低位的进位，sum=a or b or cin,即：当a,b,cin中有一位为高电平‘1’或者三位同时高电平为‘1’，则sum=1，否则sum=0；当a,b,cin有两位或者三位同为高电平‘1’时，产生进位信号cout=‘1’。
八位全加器
信息科学与工程学院《EDA技术及应用》实验报告
专业班级姓名学号
实验时间指导老师成绩
实验一（八位全加器）
调试过程及结果：
【调试过程】
1）对输入程序进行编译
错误及改正：
①将的四位全加器存放在另一个工程后未将其添加至主程序
中，导致元件例化出错。
应将ADDER4.VHDL文件加入主工程。
②打印出错。
2）选择对应元件并设计管脚
3）进行下载，仿真
【结果】
1）先对4位全加器进行调试
输入:A K1-K4;B K5-K8 进位：DI_8
初始化：K1-K8拨档开关全部臵底，LED灯全灭
2）对8位全加器进行调制
输入:A K1-K8; B S1-S8 进位：D2_1
初始化：K1-K8拨档开关全部臵底，S1-S8全部按下。
LED灯全灭
错误及改正：
由于实验设备的状态问题，出现的结果和预计的结果存在差异同，可以对设备进行多次的下载和重新运行可以看到预测结果。
EDA实验报告1_8位全加器
EDA技术与应用实验报告姓名学号专业年级电子信息工程实验题目八位全加器设计实验目的1.熟悉QuartuaⅡ的文本和原理图输入方法设计简单组合电路2.通过8位全加器的设计掌握层次化设计的方法3.学会对实验板上的FPGA/CPLD开发系统硬件电路的编程下载及测试实验原理1.由文本输入利用元件例化语句或者原理图输入封装元件的方式，层次化设计1位全加器2.用原理图输入方法，由1位全加器通过低位进位输出cout与高位进位输入cin以串行方式相连接，构成8位全加器实验内容实验一：用原理图输入法设计8位全加器1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由1位全加器构成8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验二：用文本输入法设计8位全加器1. VHDL文本输入完成半加器和一位全加器的设计2. 用元件例化语句由1位全加器设计一个8位全加器3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试实验步骤实验一1.设计1位全加器<1>完成对半加器的设计（详见P117），编译、仿真、生成可调用元件h_adder.bsf;<2>完成对1位全加器的设计（详见P118），编译、仿真与下载，生成可调用原件f_adder.bsf;2.利用1位全加器进行8位全加器的设计<1>新建文件夹adder_8bit，作为顶层文件的目录，将底层文件h_adder.bdf、f_adder.bdf拷贝到此目录下。
新建一个初始原理图adder_8bit.bdf,并为其创建project,将三个设计文件加入工程。
<2>在原理图编辑窗口，调入元件f_adder.bsf，连接线路，对引脚命名，完成对8位全加器的设计。
<3>选择芯片EP1K100QC208-3，引脚锁定并再次编译，编程下载，分析实验结果。
实验二1.设计1位全加器<1>分别新建子文件夹，用来保存底层文件或门or2a.VHDL、半加器h_adder.VHDL的设计,并分别建立相应的project，进行编译、综合、适配、仿真，确保无error（详见P72）。
EDA实验报告全加器
南昌大学实验报告
学生姓名：刘光林学号： 6100209064 专业班级：卓越通信（3+1）实验类型：□验证□综合□设计□创新实验日期：实验成绩：实验一熟悉QuartusⅡ软件及实验装置设计全加器
(一)实验目的
以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。
(二)实验要求
⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；
⑵给出此项设计的仿真波形；
⑶用发光管指示显示结果。
(三)实验步骤：
1.建立工作库文件夹，输入半加器VHDL代码并存盘。
ENTITY h_adder IS
PORT (a ,b:IN STD_LOGIC;
co, so:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF adder is
BEGIN
So<=NOT(a XOR(NOT b)); co<=A and b;
END ARCHITECTURE fh1:
2.选目标器件并编译。
3.建立仿真波形文件，进行波形仿真。
半加器的仿真波形
4.引脚锁定，包装元件。
5.建立顶层电路实验原理图
全加器的原理图
6.对全加器进行波形仿真
(四)实验结果：
实验波形结果基本正确，但是稍微有一点延时，这里不是非常准确。
eda全加器实验报告
竭诚为您提供优质文档/双击可除eda全加器实验报告篇一：eDA全加器实验报告1位全加器设计实验报告彭世晶32211317实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习QuartusⅡ的应用。
实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
用最简单的原理图输入法来完成半加器及全加器的设计。
实验真值表：半加器全加器实验逻辑图：半加器全加器实验程序：半加器moduleh_adder(a,b,so,co);//半加器描述inputa,b;outputso,co;assign{co,so}=a+b;//两位二进制数直接相加endmodule或门moduleor2a(a.b.c);//或门逻辑描述outputc;inputa,bassignc=a|b;endmodule全加器顶层文件modulef_adder(ain,bin,c(:eda全加器实验报告)in,cout,sum);//一位全加器顶层设计描述outputcout,sum;inputain,bin,cin;wiree,d,f;//定义网线型变量作内部单元连接线h_adderu1(ain,bin,e,d);//使用位置关联法进行例化h_adderu2(.a(e),.so(sum),.b(cin),.co(f));or2au3(.a(d),.b(f),.c(cout));//使用端口名关联法进行例化endmodule实验波形图：半加器全加器实验RTL图：实验结果与分析：通过eDA实验我对编程环境QuartusⅡ有了一定的了解，也初步了解了硬件平台。
我个人认为老师应当增加实验次数，以便我们加强自己的动手能力。
篇二：eDA实验报告4位全加器实验报告eDA实验报告书篇三：eDA实验报告(四位全加器的实现)实验一四位全加器的实现一、实验目的1、掌握Quartus9.0图形编辑输入法2、掌握Quartus环境下文件的编译、仿真及下载方法3、了解VhDL语言的设计流程4、掌握quartus环境下VhDL的使用方法二、实验内容1、用图形/原理图法实现4位全加器。
8位二进制全加器设计+杭州电子科技大学+EDA实验报告
《EDA技术》实验报告实验名称： 8位二进制全加器设计一、实验设计要求以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。
二、设计原理电路结构图或原理图电路功能描述定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。
CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。
定义了7个信号C1, C2, C3,C4,C5,C6,C7作为器件内部的连接线，采用映射语句port map()将8个一位二进制全加器连接起来构成一个完整的全加器。
低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位三、实验程序程序1：半加器描述程序2：一位二进制全加器设计顶层描述功能：程序功能简介程序3：8位并行二进制全加器顶层文件四、编译及仿真结果选用器件型号cyclone编译后使用器件资源情况、引脚配置情况（硬件实验）时序分析结果（最大延时路径、最大时钟频率等等）程序仿真波形图（结合文字分析仿真结果）仿真结果显示：该设计是成功的。
输入的进位也要加上去。
0---255 全加器的COUNT 没有进位，而当加到256，COUNT=1，SUM输出0.五、总结.1 编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。
2 程序中没有将文件名与实体名保持一致出错。
输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h _adder.vhd.3 ror: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字4 在QuartusII下进行编译和仿真的时候,会出现一堆warning,虽然编译仿真通过了，有的提醒可以忽视，但是有的还是需要引起重视的。
EDA实验_设计一个8位加法器
XXXX大学计算机科学学院实验/上机报告一、实验目的设计一个8位加法器。
二、实验环境Quartus II 7.0 开发系统三、实验内容利用全加器，设计一个8位加法器。
四、实验过程设计思想：8位二进制加法器可以由8个全加器通过级联的方式构成。
根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。
实验步骤：1、设计一个全加器新建工程，建立源文件，输入VHDL设计文件，如下图所示：完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：由图可知仿真结果正确。
2、元件例化把VHDL设计文件转为原理图中使用的元件。
在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。
重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：3、完成顶层图的设计用生成的元件标号，完成顶层图的设计。
这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。
继续建立源文件，输入VHDL设计文件，如下图所示：依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：五、实验总结本次实验的目的是设计一个8位二进制加法器，而8位二进制加法器可以由8个全加器通过级联的方式构成。
根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。
根据实验设计思路，我先用VHDL设计了一个全加器full_adder.vhd，编译、仿真成功后，通过元件例化的方式，采用原理图设计了一个8位的加法器adder8.bdf，但是在这个过程中出现了很多问题，即由于我是把这个8位的加法器的每个全加器元件输入输出引脚分开的，因此一开始就设计了17个输入引脚，这使得我在给输入引脚添加信号时不知道添加什么信号，才能够起到验证仿真结果是否正确的目的。
EDA实验报告
加法器一、用原理图的方式实现八位加法器实验目的：设计4位加法器（用verilog语言编写），然后以原理图的方式构造8位加法器。
实验步骤：1、设计4位加法器编程源代码：module add4(icount,ina,inb,cout,sout);input icount;input [3:0]ina,inb;output [3:0]sout;output cout;assign {cout,sout}=ina+inb+icount;endmoduleModelsim仿真：仿真分析：由仿真结果可以看到：当有进位（icount=1’b1）时，{cout,sout}=ina+inb+icount；当进位为0（icount=1’b0）{cout,sout}=ina+inb；所以以上设计的4位加法器是可行的!2、将.v转换生成4位加法器的电路模块生成电路模块为：3、使用add4模块构造8位加法器电路图如下：以上设计电路可以实现8位数据宽度A[7:0]、B[7:0]的相加，首相通过inst1模块实现A、B的低四位相加，将相加结果存到C的低四位中，并将进位端接至inst的进位输入端（icount），inst模块实现A、B的高四位相加，相加结果存到C高四位，并将进位存在count中。
二、用原理图的方式实现八位加法器实验目的：设计2位加法器（用原理图的方式构造），然后以原理图的方式构造4位加法器。
实验步骤：1、设计2位全加法器原理图如下：功能仿真：2、将2位全加法器转换生成电路模块生成电路模块为：3、使用add2模块构造4位加法器电路图如下：4、功能仿真：如以上仿真截图所示，A[3:0]、B[3:0]均为四位位宽的数据，Ci为前级两位加法器的进位（此次由于没有前级加法器模块故设置为0），相加后得到四位位宽的C[3:0]和进位Co，由仿真结果易知，{Co，C}=A+B+Ci；故以两位全加法器为基础的四位加法器功能符合设计要求。
EDA课程设计、毕设之【用原理图输入法设计8位全加器】和【有限状态机】的设计过程
EDA课程设计报告学院：专业：班级：学号：姓名：实验室：用原理图输入法设计8位全加器一、实验目的：熟悉使用Quartus II 的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低仅为输入信号cin相接。
而一个1位全加器可以按照5.4节介绍的方法来完成。
三、实验内容：1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
四、实验步骤：1、为本项设计建立文件夹任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。
本项设计我的文件夹取名为JML_f_adder8，在D盘中。
2、输入设计项目和存盘（1）打开Quartus II，选File→ New，在弹出的New对话框中选择Device Design Files 页的原理图文件编辑输入项Block diagram\Schematic File，按OK后将打开原理图输入窗。
（2）按照如下图所示的原理图输入到打开的窗口中：（3）点击选项File→“Save As”，选出刚才为自己的工程建立的目录D:\ JML_f_adder8，将已设计好的图文件命名为：h_adder.bdf，并保存在此文件夹内。
编译通过之后，将该半加器封装入库待设计全加器的时候调用。
如果编译未通过，则检查电路设计，找出并能解决问题。
（4）重复步骤（1）、（2），设计如下图所示的全加器原理图：（5）点击选项File “Save As”，选出刚才为自己的工程建立的目录D:\ JML_f_adder8，将已设计好的图文件命名为：f_adder.bdf，并保存在此文件夹内。
EDA综合实验——八位全加器
学生实验报告系别电子信息学院课程名称《EDA综合实验》班级实验名称8位全加器的设计姓名实验时间2014年月日学号指导教师王红航成绩批改时间2014年月日报告内容一、实验目的和任务利用Quartus II 原理图输入方法设计简单组合电路, 通过一个8位全加器的设计掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理介绍三、一个8位全加器可以由2个4位全加器构成, 加法器间的进位可以用串行方式实现, 即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin相接。
四、设计代码（或原理图）、仿真波形及分析在Quartus II 集成环境下, 选择“Bock Diagram/Schematic File”, 进入Quartus II图形编辑方式。
双击编辑窗口, 在元件选择窗口的符号库“Library”栏中, 选择”Primitives”文件夹中的”Logic”后, 调出元件。
根据8位加法器设计的原理图, 将2个4位加法器74283及输入、输出元件符号调入, 完成电路内部的连接及输入、输出元件的连接, 并将相应的输入、输出元件符号名分别更改为A[7..0]、B[7..0]、SUM[7...0]和OUT2。
再将当前设计设定为工程, 目标芯片类型为ACEX1K；型号为EP1K30TC144-3。
编译设计文件, 选择“Start Compilation”对文件进行编译。
然后进行逻辑仿真设计, 先建立波形文件, 然后输入信号节点, 设置波形参量, 编辑输入信号, 保存文件。
时序仿真图功能仿真图由图片可以看出, 当8位全加器的输入端口A输入为60时, B端口输入为160时, 输出SUM 为220, 进位OUT2为0；当输入端口A输入为60时, B输入为200时, SUM为4, 进位OUT2为1.当8位全加器的输入端口A输入为80时, B端口输入为200时, 输出SUM为24, 进位OUT2为1；当输入端口A输入为80时, B输入为160时, SUM为240, 进位OUT2为0.证明设计是正确的。
EDA技术及应用实验报告
一、实验目的
1.在掌握可控脉冲发生器的基础上了解正负脉宽数调制信号发生的原理
2.熟练的运用示波器观察试验箱上的探测点波形
3.掌握时序电路设计的基本思想
二、实验内容：
本实验的任务是设计一个正负脉宽数控调制信号发生器。要求能够输出正负脉宽数控的脉冲波，正脉冲调制的脉冲波和负脉冲调制的脉冲波。试验中的时钟信号选择模块的1MHz信号。用拨档开关K1~K8作为正脉冲脉宽的输入，用S1~S8作为负脉冲脉宽的输入，可在Quartus II中查看仿真图，或查看时序仿真图。
C，对仿真软件很不熟悉。本实验用到了元件例化，要将四位全加器的.VHD文件复制到八位全加器的文件夹里。最开始的时候不知道这一点，所以八位全加器在运行是出错。通过老师的帮助知道了应该如何正确的操作，完成了实验。
五、实验心得。
第一次上机实验让我学会了如何使用Quartus II仿真软件，这个软件和以前用到的软件都不一样，它在计算机上完成管脚的绑定，然后通过下载线下载到芯片上就可以实现需要的功能。通过这次实验，也让我对元件例化有了更好的了解。基本掌握了全加器的工作原理，对VHDL编程语言有了更深入的理解。
实验二
姓 名:学 号:班 级:
指导老师:日 期:
一、实验目的
1.了解数字秒表的工作原理
2.进一步熟悉用VHDL语言编写驱动七段码管显示的代码
3.掌握VHDL编写中的一些小技巧
二、实验内容：
本实验的任务就是设计一个秒表，系统时钟选择时钟模块的1MHz，由于计时时钟信号为100Hz ,因此需要对系统时钟进行10000分频才能得到，因为七段码管需要扫描显示，本实验选择1MHz。另外为了控制方便，需要一个复位开关，使能计时按键，分别使用拨档开关K1,K2，拨动K1系统复位，所有寄存器全部清零。拨动K2秒表启动计时；如果再次拨动K2，秒表停止计时，除非拨动K1，系统才能复位，显示全部为00-00-00。
实验一 八位全加器的设计 报告
实验一八位全加器的设计一、实验目的1.熟悉使用QuartusⅡ的原理图输入方法设计简单组合电路。
2.掌握层次化设计的方法，通过一个8位全加器的设计，掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
3.自行验证所设计电路的正确性。
二、实验内容及要求设计一个八位全加器，并进行验证。
三、实验器材1.软件：Altera公司的Quartus II软件。
2.芯片：Altera公司的EP2C8T144C8。
3.开发平台：KH-31001智能型可编程数字开发系统。
四、实验电路图原理：先由一个半加器构成一个全加器， 8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。
图1 半加器图2 一位全加器图3八位全加器五、实验步骤本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADD/ADD-H；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADD/ADD-F；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADD/ADD8。
1.建立名为ADD-H的工程文件，并在Quartus II原理图编辑环境中绘制如图1所示的电路图；2.保存文件、检查及编译；3.建立波形文件，并进行功能仿真，仿真结果如下图4所示；图44.单击“File”菜单里的“Create/Update”选项，选择“Create Symbol Files for Current File”选项后，生成“ADD-H.bsf”格式的图元文件，使其作为顶层器件，方便后面电路编辑时使用；5.建立建立名为ADD-F的工程文件，并在Quartus II原理图编辑环境中绘制电路图，如图2所示，然后依次执行步骤2、3，得到一位全加器的仿真结果如下图5所示；图56.单击“File”菜单里的“Create/Update”选项，选择“Create Symbol Files for Current File”选项后，生成“ADD-F.bsf”格式的图元文件，方便后面电路编辑时使用；7. .建立建立名为ADD8的工程文件，并在Quartus II原理图编辑环境中绘制电路图，由一个半加器和七个全加器构成的八位全加器如图3所示，然后依次执行步骤2、3，得到八位全加器的仿真结果为下图。
EDA技术》实验报告8位二进制加法器设计
《EDA技术》实验报告实验名称： 8位二进制全加器设计
姓名：
班级：
学号：
实验日期：2010-3-29
指导教师：
一、实验设计要求
以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。
二、设计原理
电路结构图或原理图
电路功能描述
定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。
CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。
三、实验程序
程序1：一位二进制全加器设计顶层描述
程序2：8位并行二进制全加器顶层文件
四、编译及仿真结果
选用器件型号cyclone
编译后使用器件资源情况、引脚配置情况（硬件实验）
仿真结果显示：
该设计是成功的。
输入的进位也要加上去。
0---255 全加器的COUNT 没有进位，而当加到256，COUNT=1，SUM输出0.
五、总结
.1 编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。
2 程序中没有将文件名与实体名保持一致出错。
输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h _adder.vhd.
3不知道如何将输入/输出引脚号都添加到矢量波形编辑窗口中。
解决办法：view—utility window—noder finder 将需要引脚拖拽。
EDA全加器实验报告
实验一：1位全加器设计实验目的：用原理图输入法完成半加器和全加器的设计，熟悉和练习Max+PlusⅡ的应用。
实验原理：1位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
用最简单的原理图输入法来完成半加器及全加器的设计。
实验内容：一：（1）、建立一个文件夹，设此文件夹为本项设计工程的工作库。
文件夹起名为Quanjiaqi。
（2）、进入原理图输入系统，在File/New下建立新的原理图设计文件。
（3）、在原理图输入窗口中右击选择输入元件项Enter Symbol，在所弹出窗口中查找所需元件INPUT、OUTPUT、AND2、XNOR、NOT并放入当前窗口。
完成半加器电路图(如下图)并起名为Banjiqi.gdf保存在Quanjiaqi工作库内。
(4)、选择File/Project/Set Project to Current File项，将当前设计项目设置成工程文件。
然后在MAX+PLUSⅡ下拉菜单中选择Compiler项对原理图工程文件进行编译。
（5）、进入波形文件输入系统，在File/New下建立新的波形设计文件，文件名默认为Banjiaqi.scf。
（6）、选择Node/Node from SNF项，在弹出的窗口首选List键，将节点信号添加到右栏。
（7）、设置波形参量，设置File/End time项为34us，设半加器输入信号a、b 为高低电平，保存文件，用默认文件名及扩展名。
（8）、运行时序仿真器：选择MAX+plusⅡ/Simulateor项，并观察分析输出信号co、so。
波形图如下（9）、选择File/open下Banjiaqi.gdf文件，并将其设置成当前工程文件，然后选择File/C reate Default Symbol项将当前文件设置成包装好的单一元件，留以备用。
二、（1）、重复“一”中的步骤从第（2）开始，将调入元件改成INPU、TOUTPUT、OR2以及第一步中包装入库的Banjiaqi元件，输入原理图，起名为Quanjiaqi.gdf 保存在Quanjiaqi工作库中，并对其进行编译。
EDA大作业_Quartus II_简易计算器_实验报告
实验报告——简易计算器目录：一、实验目的 (1)二、实验任务 (1)三、电路设计及仿真 (2)1. 结构设计图示如下： (2)2. 设计描述 (2)3. 一位全加器： (2)4. 四位全加器： (2)5. 补码器 (3)6. 四位加减器 (4)7. 八位全加器 (5)8. 乘法器 (5)9. 整体电路： (6)四、实验总结 (7)1. 实验收获： (8)2. 实验中出现的问题及解决： (8)一、实验目的1. 学习面向可编程器件（FPGA）的简单数字系统的设计流程。
2. 熟练掌握EDA设计软件Quartus II的原理图输入方式和层次化设计模式。
3. 熟悉实验装置——实验箱。
二、实验任务1. 设计1位全加器，并将其封装成1位全加器模块，仿真验证运算结果；2. 设计4位加/减运算器。
用封装好的1位全加器模块组成成4位加/减运算器。
仿真验证运算结果；3. 以全加器为基础设计一个4位乘法器并封装成乘法器模块，输出显示乘积和正负数标志。
仿真验证运算结果；4. 使用已生成的器件模块为基础设计一个简易计算器，根据控制端的状态，完成加、减、乘法运算，用十进制显示运算结果；用发光二极管显示负数标志。
仿真验证运算结果；即实现如下设计：三、电路设计及仿真1.结构设计图示如下：2.设计描述①利用门电路组合成1位全加器，封装；②调用1位全加器组合4位全加器和4位补码全加器（实现补码和相加），分别封装；③利用门电路实现补码器，封装；（可改进——使用4位全加器实现，见下）；④调用4位补码全加器和补码器实现4位加减器；⑤调用4位全加器实现8位全加器，封装；⑥调用8位全加器实现乘法器；⑦译码（二进制码——BCD码）；⑧组合4位加减器和乘法器成简易计算器；3.一位全加器：①利用门电路组合而成4位全加器；电路图如下：②将其封装成1位全加器模块。
4.四位全加器：①利用1位全加器模块搭建4位补码全加器（实现补码后相加），电路如下：② 将其封装成4位补码全加器模块。
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EDA技术与应用实验报告
姓名学号专业年级电子信息工程
实验
题目
八位全加器设计
实验
目的
1.熟悉QuartuaⅡ的文本和原理图输入方法设计简单组合电路
2.通过8位全加器的设计掌握层次化设计的方法
3.学会对实验板上的FPGA/CPLD开发系统硬件电路的编程下载及测试
实验
原理
1.由文本输入利用元件例化语句或者原理图输入封装元件的方式，层次化设
计1位全加器
2.用原理图输入方法，由1位全加器通过低位进位输出cout与高位进位输
入cin以串行方式相连接，构成8位全加器
实验
内容
实验一：用原理图输入法设计8位全加器
1.原理图输入完成半加器和1位全加器的设计，并封装入库
2.层次化设计，建立顶层文件，由1位全加器构成8位全加器
3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试
实验二：用文本输入法设计8位全加器
1. VHDL文本输入完成半加器和一位全加器的设计
2. 用元件例化语句由1位全加器设计一个8位全加器
3.每一层次均需进行编译、综合、适配、仿真及实验板上硬件测试
实验
步骤
实验一
1.设计1位全加器
<1>完成对半加器的设计（详见P117），编译、仿真、生成可调用元件
h_adder.bsf;
<2>完成对1位全加器的设计（详见P118），编译、仿真与下载，生成可调
用原件f_adder.bsf;
2.利用1位全加器进行8位全加器的设计
<1>新建文件夹adder_8bit，作为顶层文件的目录，将底层文件
h_adder.bdf、f_adder.bdf拷贝到此目录下。
新建一个初始原理图
adder_8bit.bdf,并为其创建project,将三个设计文件加入工程。
<2>在原理图编辑窗口，调入元件f_adder.bsf，连接线路，对引脚命名，
完成对8位全加器的设计。
<3>选择芯片EP1K100QC208-3，引脚锁定并再次编译，编程下载，分析实
验结果。
实验二
1.设计1位全加器
<1>分别新建子文件夹，用来保存底层文件或门or2a.VHDL、半加器
h_adder.VHDL的设计,并分别建立相应的project，进行编译、综合、适配、仿真，确保无error（详见P72）。
<2>建立文件夹f_adder，新建f_adder.VHDL,将or2a.VHDL、
h_adder.VHDL拷贝到此目录中，创建project，包括此三个设计文件，在
初始VHDL文本输入窗口中，利用元件例化语句完成对1位全加器的设计（详
见P75）。
2.利用1位全加器进行8位全加器的设计
<1>新建顶层文件夹f_adder_8bit，将以上三个底层文件拷贝到此目录，
重复步骤1_<2>，对8位全加器进行编译、仿真、引脚锁定并编程下载。
实验
结果
及分
析
<1>以上两个时序仿真图分别为原理图输入法和vhdl文本输入法的时序仿
真结果，可以看出，符合8位全加器设计的预期结果。
<2>在硬件测试上，按引脚设置，可选上图一组数据进行验证，8位相加的
和由数码管SEG1输出，进位信号由数码管SEG2输出，实验结果吻合。
实验
过程
中所
遇到
的问
题及
相应
的解
决方
法
<1>引脚锁定的时候由于目标芯片没有选择正确，出现错误，重新选择过后
引脚可以正常锁定。
<2>重编译下载后LED灯没有显示，按下 a[7..0]、b[7..0]所对应的LED
灯也不亮，经反复检查vhdl文件，重新编译仿真，也不见哪里有错误，但
LED灯还是不亮。
后来向同学老师请教后方才发现，可编译下载的是pof文
件，但编译过程只生成sof文件，而没有pof。
结果按如下设置Assignments -> Settings -> Device -> Device and Pin Options -> Configuration
中，将Use configuration device改为EPC4后，即可生成pof下载文件。
至于原因，个人认为是在适配过程中，综合器产生的网表文件必须通过指定
的适配器，才能产生相应格式的下载文件。
而我们对文件综合的时候，配置
器件即Use configuration device一项，一般选择Auto,以便于自动选
择相应的适配器。
然而实验过程中使用的实验箱没有完成自动选择的工作，
导致无pof格式的文件生成。
换过几个实验箱后，问题得以解决。
附录
（原
理图
或
VHDL
代码）。