数字锁相环提取同步信号电路图
通信原理实验报告
实验十九滤波法及数字锁相环法位同步提取实验一、实验目的1、掌握滤波法提取位同步信号的原理及其对信息码的要求。
2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。
3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验器材1、主控&信号源、13、8号模块各一块2、双踪示波器一台3、连接线若干三、实验原理1、滤波法位同步提取实验原理框图滤波法位同步提取实验框图2、滤波法位同步提取实验框图说明将单刀双掷开关S2上拨，选择滤波法位同步提取电路，输入HDB3单极性码信号经一个256K窄带滤波器，滤出同步信号分量，通过门限判决后提取位同步信号。
但由于有其他频率成分的干扰,导致时钟有些部分的占空比不为50%，因此需要通过模拟锁相环进行平滑处理；数字的256K时钟经过4分频之后，已经得到一定的平滑效果，送入CD4046鉴相输入A脚的是64KHz的时钟信号，当CD4046处于同步状态时，鉴相器A脚的时钟频率及相位应该与鉴相器B脚的相同。
由于鉴相器B脚的时钟是VCO经8分频得到的。
因此，VCO输出的频率为512K。
3、数字锁相环法位同步提取实验原理框图数字锁相环位同步提取实验原理框图4、数字锁相环法位同步提取实验框图说明锁相法位同步提取是在接收端利用锁相环电路比较接收码元和本地产生的位同步信号的相位，并调整位同步信号的相位，最终获得准确的位同步信号。
4位拨码开关S3设置BCD 码控制分频比，从而控制提取的位同步时钟频率，例如设置分频频率“0000”输出4096KHz 频率，“0011”输出512KHz频率，“0100”输出256KHz频率，“0111”输出32KHz频率。
数字锁相环(DPLL)是一种相位反馈控制系统。
它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。
DPLL 通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。
实验十五 帧同步信号提取实验
实验十五 帧同步信号提取实验一、实验目的1． 掌握巴克码识别原理。
2． 掌握同步保护原理。
3． 掌握假同步、漏同步、捕捉态、维持态的概念。
二、实验内容1． 观察帧同步码无错误时帧同步器的维持态。
2． 观察帧同步器的假同步现象、漏识别现象和同步保护现象。
三、实验器材1． 信号源模块2． 同步信号提取模块3． 20M 双踪示波器一台 4． 频率计（选用） 一台四、实验原理由于数字通信系统传输的是一个接一个按节拍传送的数字信号单元，即码元，因而在接收端必须按与发送端相同的节拍进行接收，否则，会因收发节拍不一致而导致接收性能变差。
此外，为了表述消息的内容，基带信号都是按消息内容进行编组的，因此，编组的规律在收发之间也必须一致。
在数字通信中，称节拍一致为“位同步”，称编组一致为“帧同步”。
在时分复用通信体统中，为了正确地传输信息，必须在信息码流中插入一定数量的帧同步码，它可以是一组特定的码组，也可以是特定宽度的脉冲，可以集中插入，也可以分散插入。
集中式插入法也称为连贯式插入法，即在每帧数据开头集中插入特定码型的帧同步码组，这种帧同步法只适用于同步通信系统，需要位同步信号才能实现。
适合做帧同步码的特殊码组很多，对帧同步码组的要求是它们的自相关函数尽可能尖锐，便于从随机数字信息序列中识别出这些帧同步码组，从而准确定位一帧数据的起始时刻。
由于这些特殊码组123{,,,,}n x x x x 是一个非周期序列或有限序列，在求它的自相关函数时，除了在时延j ＝0的情况下，序列中的全部元素都参加相关运算外；在j ≠0的情况下，序列中只有部分元素参加相关运算，其表示式为∑-=+=jn i j i i x x j R 1)( （15－1）通常把这种非周期序列的自相关函数称为局部自相关函数。
对同步码组的另一个要求是识别器应该尽量简单。
目前，一种常用的帧同步码组是巴克码。
巴克码是一种非周期序列。
一个n 位的巴克码组为{x 1，x 2，x 3，…，x n }，其中x i 取值为＋1或－1，它的局部自相关函数为⎪⎩⎪⎨⎧≥<<±===∑-=+nj n j j n x x j R j n i j i i 00100)(1或 （15－2） 目前已找到的所有巴克码组如表15-1所列。
基于FPGA的锁相环位同步提取电路设计
基于FPGA的锁相环位同步提取电路设计锁相环（Phase-Locked Loop，PLL）是一种广泛应用于通信、控制及信号处理等领域的电路，能够实现频率同步和相位同步。
在本文中，我们将讨论基于FPGA的锁相环位同步提取电路设计。
首先，我们将介绍锁相环的基本原理。
锁相环由相位比较器、低通滤波器、VCO（Voltage-Controlled Oscillator）和分频器组成。
相位比较器用于比较参考信号和反馈信号的相位差，将相位差转换为电压差。
低通滤波器将电压差平滑处理，得到控制电压，用于控制VCO的频率。
VCO产生与输入信号频率相同的输出信号，通过分频器将输出信号分频后与参考信号进行比较，实现频率同步。
在基于FPGA的锁相环位同步提取电路设计中，我们的目标是实现一个能够提取输入信号的位同步信息的电路，其中输入信号可能包含多个周期不同的位同步序列。
首先，我们需要设计一个相位比较器，用于比较参考信号和输入信号的相位差。
可以使用FPGA中的数字时钟管理模块来实现相位比较器，将输入信号与参考信号都映射到固定的时钟边沿上，并通过计数器测量输入信号和参考信号之间的相位差。
然后，我们需要设计一个低通滤波器，用于平滑处理相位差。
可以使用FPGA中的滑动平均滤波器来实现低通滤波器，通过对相位差进行滑动平均运算，得到平滑的控制电压。
接下来，我们需要设计一个VCO，用于产生与输入信号频率相同的输出信号。
可以使用FPGA中的数字控制模块来实现VCO，通过调节VCO的控制电压来控制输出频率。
最后，我们需要设计一个分频器，将VCO的输出信号分频后与参考信号进行比较。
可以使用FPGA中的计数器来实现分频器，通过设置分频器的计数值来实现对VCO输出信号的分频。
在整个电路设计过程中，我们需要注意以下几点：1.选择合适的时钟频率和分辨率。
时钟频率要足够高，以满足输入信号的高速采样需求。
分辨率要足够高，以保证位同步信息的精确提取。
2.选择合适的滤波器参数。
模拟电子技术基础 7.3锁相环路(PLL)PPT课件
LF
VCO
输入调频信号
输出解调信号
uＣ(t)
捕捉带 ＞ 输入调频信号的最大频偏
环路带宽＞输入调频信号中调制信号的频谱பைடு நூலகம்度
为实现不失真解调，要求：
2. 调幅波的同步检波
乘积型同步检波框图
AMXY
LPF
uO(t)
ur(t)
us(t)
同步信号利用PLL提取
2. 调幅波的同步检波
PDⅡ的输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。
工作波形
VCO输入
VDD
PDⅡ输出
u14
u3
u13
锁定指示：锁定时高电平 失锁时低电平
u1
u9
PDⅡ称为鉴频鉴相器，因为：
o
uD(t)
PLL基本方程 的含义？
PLL基本方程 的含义？
7.3 锁相环路
可以锁定相位，可以消除频率误差,实现频率的无误差跟踪
主要要求：
掌握PLL的基本组成、工作原理和锁定的概念。
了解PLL的相位模型和基本方程。
了解PLL的捕捉与跟踪。
7.3 锁相环路
了解集成PLL和PLL的应用。
7.3.1 锁相环路基本原理
一、 锁相环路基本组成
鉴相器（PD）：用以比较ui、 uo相位， 输出反映相位误差 的电压uD(t)
CMOS锁相环路CD4046简介
为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
具有电源电压范围宽（5~15V）、功耗低、输入阻抗高等优点。工作频率0~1MHz
内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。
解调电压输出
位同步信号提取实验
实验五位同步信号提取实验一、实验目的1．掌握用数字环提取位同步信号的原理及对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字环的失锁状态、锁定状态。
2．观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验步骤1．将信号源模块、同步信号提取模块小心地固定在主机箱中，确保电源接触良好。
2．插上电源线，打开主机箱右侧的交流开关，再分别按下两个模块中的开关POWER1、POWER2，对应的发光二极管LED001、LED002、D500、D501发光，按一下信号源模块的复位键，两个模块均开始工作。
3．将信号源模块的位同步信号的频率设置为15.625KHz（通过拨码开关SW101、SW102进行设置），将信号源模块输出的NRZ码设置为1、0交替码（通过拨码开关SW103、SW104、SW105进行设置）。
4．将同步信号提取模块的拨码开关SW501的第一位拨上，即将数字锁相环的本振频率设置为15.625KHz，然后将信号源模块输出的NRZ码从信号输入点“NRZ-IN”输入，按一下同步信号模块上的“复位”键，使单片机开始工作，以信号源产生的位同步信号“BS”为内触发源，用示波器双踪同时观察信号输出点“位同步输出”的信号与信号源中的“BS”信号。
5．特别注意的是，本模块只能提取NRZ码的位同步信号，而且当信号源模块中的位同步信号的频率偏离同步信号提取模块设置的数字锁相环的本振频率过远时，将无法正确提取输入信号的位同步信号。
本实验中数字锁相环共有15.625KHz、10KHz、8KHz、4KHz四种本振频率可供选择，分别对应拨码开关SW501的1、2、3、4位，实验时请注意正确选择。
实验5 数字锁相环与位同步
一、 实验目的
1. 掌握数字锁相环工作原理。 2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。 3. 掌握位同步器的同步建立时间、同步保持时间、位同步信 号同步抖动等概念。
二、
实验内容
1. 观察数字环的失锁状态、锁定状态。 2. 观察数字环锁定状态下位同步信号的相位抖动现象 及相位抖动大小与固有频差、信息代码的关系。 3. 观察数字环位同步器的同步保持时间与固有频差之 间的关系。
四、Βιβλιοθήκη 实验步骤本实验使用数字信源单元和位同步单元。 1、熟悉位同步单元工作原理。将数字信源单元的NRZ-OUT用信 号连线连接到位同步单元的S-IN点，接通实验箱电源。调整信源 模块的K1、K2、K3开关，使NRZ-OUT的连“0”和连“1”个数较少。 2、观察数字环的锁定状态和失锁状态。 将示波器的两个探头分别接数字信源单元的NRZ-OUT和位同步单 元的BS-OUT，调节位同步单元上的可变电容C2，观察数字环的锁 定状态和失锁状态。锁定时BS-OUT信号上升沿位于NRZ-OUT信号 的码元中间且在很小范围内抖动；失锁时，BS-OUT的相位抖动很 大，可能超出一个码元宽度范围，变得模糊混乱。
五、
实验报告要求
数字环位同步器输入NRZ码连“1”或连“0”个数增加时， 提取的位同步信号相位抖动增大，试解释此现象。
据通信双方的计算机在时钟频率上存在差异，而这种 差异将导致不同的计算机的时钟周期的微小误差。尽管这 种差异是微小的，但在大量的数据传输过程中，这种微小 误差的积累足以造成传输的错误。因此，在数据通信中， 首先要解决的是收发双方计算机的时钟频率的一致性问题。 一般方法是，要求接收端根据发送端发送数据的起止时间 和时钟频率，来校正自己的时间基准和时钟频率，这个过 程叫位同步。可见，位同步的目的是使接收端接收的每一 位信息都与发送端保持同步。目前实现位同步的方法主要 有外同步法和自同步法两种： 1、外同步法。外同步的方法是，发送端发送数据之前 先发送同步时钟信号，接收方用这一同步信号来锁定自己 的时钟脉冲频率，以此来达到收发双方位同步的目的； 2、自同步法。接收方利用包含有同步信号的特殊编码 （如曼彻斯特编码）从信号自身提取同步信号来锁定自己 的时钟脉冲频率，达到同步目的。
《数字锁相环》PPT课件
1所示，它由A/D、数字计算器和D/A三部分组成。
图7-11 数字环路滤波器一般形式
•
3. 数字压控振荡器(DCO)数字压控振荡器的基本组成如图7-13所示。它由频
率稳定的信号钟、计数器与比较器组成,其输出是一取样脉冲序列,脉冲周期受数字
环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样
时刻的脉冲时间的位置。DCO在环路中又被称为本地受控时钟或本地参考时钟信
号。
图7-12 数字环路滤波器的模拟实现形 式
图7-13 数字压控振荡器的基本组成方 案
•
数字压控振荡器的含义可用数学式子表示。对于第k个取样周期Tk,有
•
式中T０/N为DCO周期相对于中心周期To变化的最小单位。当无控制时,y k-1=0
•
若要设计一个受350MHz时钟控制的DCO,而为得到小于7.5°的环路量化相差,
输入信号最高工作频率fo应按下式计算:
2 360o fo 7.5o
N
fc
fo
7.5o 360o
fc
7.5o 360o
350
7.29MHz
第2节 位同步数字环实例
•
上述四种类型数字锁相环都可实现FM解调、位同步提取等功能。对于位同步提
•
二、环路位同步原理
•
图7-18为图7-16方案内各点的波形图,这里为分析简便,以均匀变换的数字脉
很大影响。
图7-1 数字锁相环一般组 成
•
1. 触发器型数字锁相环(FF—DPLL)该环路利用一双稳态触发器作数字鉴相器，
其状态分别受输入信号与本地受控时钟信号的正向过零点触发,产生的置位与复位脉
冲状态变化之间间隔就反映着两信号之间相位误差。
樊昌信《通信原理》(第7版)名校考研真题(同步原理)【圣才出品】
第13章同步原理一、判断题1．中国和欧洲PCM所采用的一次群的同步周期为125微秒。
（）[南邮2009研] 【答案】对【解析】中国和欧洲PCM采用E体系，其中抽样频率为8 kHz，抽样周期为1/8kHz ＝125μs。
2．位同步和帧同步都是数字通信所特有的同步方式，模拟通信没有。
（）[南邮2009研]【答案】错【解析】模拟通信系统有时也需要帧同步，如在模拟电视信号中，为正确区分各行各帧，必须在视频信号中加入行同步脉冲和帧同步脉冲。
二、选择题1．同步系统中用于相干解调的是（）同步，用于抽样判决的是（）同步。
[南邮2009研]A．高频，低相B．大，小C．载波，位D．群，帧【答案】C【解析】载波同步又称为载波恢复，即在接收设备中产生一个和接收信号的载波同频同相的本地载波，供给解调器作相干解调用。
在接收数字信号时，接收端需要产生与接收码元严格同步的时钟脉冲序列，用来确定每个码元的积分区间和抽样判决时刻，二进制码元同步又称为位同步。
2．数字系统和模拟系统都可能具有的同步是（）同步。
[南邮2009研]A．载波B．网C．码元D．帧【答案】A【解析】“码元”和“帧”是数字系统中的概念；模拟系统和数字系统都需要载波将信号调制到射频以便于发射，故数字系统和模拟系统都可能具有的同步是载波同步。
3．准同步数字序列一次群帧结构含有（）个非话路时障，故非话音比特的速率为（）kbit/s。
[南邮2010研]A．30，2B．2，128C．2，64D．32，2【答案】B【解析】准同步数字序列一次群帧结构包含32路，其中30路承载PCM电话信号，2路承载传输信令、同步码等非话路信号；每路比特率为64kbit/s，故非话音比特速率为64×2＝128kbit/s。
4．群同步系统有两个工作状态：（）态和（）态。
[南邮2009研]A．维持，相干B．相位，波形C．维持，捕捉D．连续，离散【答案】C【解析】群同步系统有两个工作状态：维持态和捕捉态。
【图】宽频带数字锁相环的设计及电源电路电路图捷配电子市场网
【图】宽频带数字锁相环的设计及电源电路电路图捷配电子市场网数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。
与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。
随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。
在基于FPGA的通信电路中，可以把全数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。
一般同步串行口通信方式的同步串行口之间的数据传输除了数据线外还必须有专门的同步时钟线，这种连接方式不但需要增加一条线路，同步性能受环境的影响还较大。
利用数字锁相环可以从串行位流数据中恢复出接收位同步时钟。
这样，串行口之间只用一根数据线就可以接收同步串行数据，简化了串行口的接口关系。
本文介绍基于FPGA数字锁相环恢复串行数据位同步时钟的设计与实现及提高数字锁相环性能的措施。
DPLL结构及工作原理全数字锁相环路(DPLL)的基本结构如图1所示。
主要由鉴相器DPD、数字环路滤波器DLF、脉冲加减电路(数控振荡器DCO)和分频器(可控变模N)四部分构成。
脉冲加减电路的时钟分别为2Nfc,fc为环路中心频率。
DPLL是一种相位反馈控制系统。
它根据输入信号fin与本地恢复时钟fout之间的相位误差(超前还是滞后)信号送入数字环路滤波器DLF 中对相位误差信号进行平滑滤波，并生成控制DCO 动作的控制信号DCS，DCO 根据控制信号给出的指令，调节内部高速振荡器的震荡频率，通过连续不断的反馈调节，使其输出时钟fout的相位跟踪输入数据fin的相位。
图1 全数字锁相环基本结构环路模块具体功能及其电路实现数字鉴相器的设计常用的鉴相器有两种，异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
与一般DPLL的DPD设计不同，位同步DPLL的DPD需要排除位流数据输入连续几位码值保持不变的不利影响。
全数字锁相环与位同步实验
实验五全数字锁相环与位同步实验一、实验目的1. 掌握数字锁相环工作原理以及微分整流型数～字锁相环的快速捕获原号理。
2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1. 观察数字环的失锁状态、锁定状态。
2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、基本原理位同步电路的原理框图、波形图和电路图分别如图5-2、图5-3和图5-4所示。
一、位同步模块有以下测试点及输入输出点：• +5V +5V电源输入点（3个）• S-IN 基带信号输入、测试点（2个）• BS-OUT 位同步信号输出、测试点（2个）•TST_1 微分器输出测试点•TST_2 整流器输出测试点•TST_3 附加脉冲测试点•TST_4 扣除脉冲测试点二、图5-2中各单元与图5-3中元器件的对应关系如下：•晶振X1：晶体；•微分器U1A：LF347•放大器U1D：LF347•整流器U1B、U1C：LF347•单稳电路U2、U3：74LS123•分频器U4：EPM7064•门电路U4：EPM7064三、工作原理在本系统中采用的是微分整流型数字锁相环，它主要由波形转换电路及数字锁相器组成。
1、波形转换电路波形转换电路主要由一微分、整流电路组成，码元信号经微分、整流后就可以提出位同步信号分量，其波形如图5-1所示，原理框图如图5-2所示。
图5-1 基带信号微分、整流波形2、 数字锁相数字锁相的原理方框图如图5-2所示，它由稳定度振荡器、分频器、相位比较器和控制器组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。
若接收码元的速率为F （波特），则要求位同步脉冲的重复速率也为F （赫）。
通信原理第11章同步原理
第11章 同步原理终
下面以 DSB 为例来说明插入导频法实现载波同步的基 本方法。图 11.2. 5 ( a )是基带信号的频谱,(b )是其 DSB 信号 的频谱及插入导频的位置(虚线所示)。导频插在 DSB 信号 频谱为 0 的地方,即导频的频率为 f c ,且与调制用的载波信号 正交。插入导频法发送端及接收端的方框图如图 11.2. 6 所 示。
第11章 同步原理终 有时,位定时误差也用相位来表示,称为相位误差,即
当位定时有偏差时,会使信号的取样值下降,而取样值的 下降最终导致数字通信系统误码率的上升。
第11章 同步原理终 以 2PSK 信号为例,当位定时无偏差时,最佳接收机的误码率 为
而当位定时偏差为 t e 时,经推导误码率为
第11章 同步原理终
第11章 同步原理终
图 11.3. 2 位同步信号相位调整过程示意图(图中设 n =4
第11章 同步原理终
如果鉴相器的比较结果是 n 次分频器输出信号(即位同 步信号)相位超前于接收码元相位,如图 11.3. 3 ( a )所示,鉴相 器就向控制电路输出误差信号,使控制电路从其接收到的脉 冲序列中扣除一个脉冲,这样分频器输出的脉冲序列就比原 来正常情况下的脉冲序列滞后一个 T s / n 时间,如图 11.3. 2 ( c )所示。到下一次鉴相器进行比相时,若分频器输出脉冲序 列的相位仍超前,鉴相器再输出一个代表超前的误差信号给 控制电路,使控制电路再扣除一个脉冲,直到分频器输出脉冲 序列的相位不超前为止。如果鉴相器的比较结果是 n 次分频 器的输出脉冲序列相位滞后于接收码元相位,如图 11.3. 3 ( b ) 所示。
第11章 同步原理终
需要说明,在图 11.3. 1 所示的数字锁相环中,相位比较器 是一个关键部件。没有相位比较器的比较结果,控制电路既 不会扣除脉冲也不会附加脉冲,也就意味着无法调整位同步 脉冲的相位。而相位比较器是根据接收基带信号的过零点和 位同步脉冲的位置来确定误差信号的。当发送长连“0 ”或 长连“ 1 ”信号时,接收基带信号在很长时间内无过零点,相位 比较器无法进行比较,致使位定时脉冲在长时间内得不到调 整而发生漂移甚至失步。此即采用 HDB3 来代替 AMI 码的 原因。
位同步信号提取实验
实验八位同步信号提取实验一、实验目的1．掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。
2．掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1．观察数字锁相环的失锁状态和锁定状态。
2．观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。
3．观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。
三、实验器材1．信号源模块2．同步信号提取模块3．20M双踪示波器一台4．频率计（选用）一台四、实验原理1.电路分析位同步也称为位定时恢复或码元同步。
在任何形式的数字通信系统中，位同步都是必不可少的，无论数字基带传输系统还是数字频带传输系统，无论相干解调还是非相干解调，都必须完成位同步信号的提取，即从接收信号中设法恢复出与发端频率相同的码元时钟信号，保证解调时在最佳时刻进行抽样判决，以消除噪声干扰所导致的解调接收信号的失真，使接收端能以较低的错误概率恢复出被传输的数字信息。
因此，位同步信号的稳定性直接影响到整个数字通信系统的工作性能。
位同步的实现方法分为外同步法和自同步法两类。
由于目前的数字通信系统广泛采用自同步法来实现位同步，故在此仅对位同步中的自同步法进行介绍。
采用自同步法实现位同步首先会涉及两个问题：（1）如果数字基带信号中确实含有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接用基本锁相环提取出位同步信号，供抽样判决使用；（2）如果数字基带信号功率谱中并不含有位定时离散谱，怎样才能获得位同步信号。
数字基带信号本身是否含有位同步信息与其码型有密切关系。
应强调的是，无论数字基带信号的码型如何，数字已调波本身一般不含有位同步信息，因为已调波的载波频率通常要比基带码元速率高得多，位同步频率分量不会落在数字已调波频带之内，通常都是从判决前的基带解调信号中提取位同步信息。
二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。
高频电子线路6.7 数字锁相环路
相位检测器的鉴相特性在输入信号为正弦信号时为正 弦鉴相特性。
A/D变换器在完成抽样过程后，再将抽样值用二进制 数字信号表示。这个被量化后的输出信号用DQ (nT0 ) 表 示，即
DQ (nT0) Q Vim sin[(nT0)]
式中，Q 表示量化处理，DQ (nT0 )以是出现在抽样时刻
值连续的信号，即抽
样数据信号。利用Z 变换．上式可变换为z
图6.7.4 一阶数字滤波器
域表示式
o
(z)z
(1
TS RC
)o (z)
TS RC
i
(z)
其中，o (z)和i (z)分别为O (nTS ) 和 I (nTS ) 的Z变换。
6.7.1
于是可得图
6.7.4所示滤波器
的Z域传递函数为
E (t) 0 时，中心
O
(nTS
)
I
(nTS
)
整理后，可得
O[(n1)TSFra bibliotek]
(1
TS RC
)O
(nTS
)
TS RC
I
(nTS
)
这个方程是差
分方程，可用图
7.7.4所示电路实
现。
图6.7.4 一阶数字滤波器
图中D表示延时
TS
，×表示乘因子，
表示相加。 6.7.1
在电路中流通的信
号是时间离散，但取
图6.7.5 数字比例积分滤波器
H(z)
A1 A2 z1 1 z1
用 z e jTS 代入，
同样可以得到该滤波器的频域传输函数为
超前滞后型数字锁相环提取位同步信号的EDA实现
课题二、超前滞后型数字锁相环提取位同步信号的EDA实现
一、课题任务与要求
1．掌握数字锁相环的基本原理；
2．设计数字锁相环的基本模型；
3．根据模型进行程序设计；
4．根据设计的程序进行仿真验证，须达到以下指标：可从任意给定的NRZ 随机序列中提取位同步信号，可以防止相位抖动，并缩短相位调整时间。
二、数字锁相环的建模思想
参考第11章11.5节内容。
三、具体设计步骤
1、超前滞后型数字锁相环基本框图
位同步脉冲
2、数字锁相抗干扰性能的改善
3、缩短相位调整时间
四、功能仿真与验证。
基于单片机和FPGA的位同步信号提取(附程序)【毕业设计论文】
湖南工程学院毕业设计论文题目：基于单片机和FPGA的位同步信号提取专业班级：电子信息工程学生姓名：学号：完成日期：指导教师：评阅教师：2006 年6月湖南工程学院应用技术学院毕业设计(论文)诚信承诺书本人慎重承诺和声明：所撰写的《基于单片机和FPGA的位同步信号提取》是在指导老师的指导下自主完成，文中所有引文或引用数据、图表均已注解说明来源，本人愿意为由此引起的后果承担责任。
设计(论文)的研究成果归属学校所有。
学生(签名)年月日湖南工程学院应用技术学院毕业设计（论文）任务书设计（论文）题目：基于单片机和FPGA的位同步信号提取姓名李国冀专业电子信息工程班级 0281 学号 16指导老师刘正青职称实验师教研室主任刘望军一、基本任务及要求：本课题是设计一具有通用性的输入信号的位同步提取系统，系统可以实现10HZ~1MHZ的信号同步。
使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成位同步信号提取，通过理论和实验研究，完成硬件电路和软件设计并试制样机，要求完成：1、单片机实时控制FPGA，完成实时频率跟踪测量和自动锁相；2、在FPGA 内部，设计完成以下部分：A、全数字锁相环DPLL，主要包含：数控振荡器、鉴相器、可控模分频器B、LED动态扫描电路、FPGA和单片机的数字接口，以完成两者之间的数字传递3、设计辅助电路：键盘、LED；二、进度安排及完成时间：（1）第二周至第四周：查阅资料、撰写文献综述和开题报告；（2）第五周至第六周：毕业实习；（3）第六周至第七周：项目设计的总体框架：各个模块以及各个模块之间的关系确定，各个模块的方案选择与各个模块的所用主要器件的确定；（4）第八周至第十三周：各个模块的主要器件熟悉及相关知识的熟悉；各个模块的具体任务实现：硬件电路、软件编程；（5）第十四周至第十五周：系统的总体仿真与调试（6）第十六周至第十七周：撰写设计说明书；（7）第十八周：毕业设计答辩；目录摘要........................................................................................................ 错误！未定义书签。
数字锁相环与位同步提取PPT文档55页
谢谢
11、越是没有本领的就越加自命不凡。——邓拓 12、越是无能的人，越喜欢挑剔别人的错儿。——爱尔兰 13、知人者智，自知者明。胜人者有力，自胜者强。——老子 14、意志坚强的人能把世界放在手中像泥块一样任意揉捏。——歌德 15、最具挑战性的挑战莫过于提升自我。——迈克尔·F·斯特利
数字锁相环与位同步提 取
6、纪律是自由的第一条件。——黑格 尔 7、纪律是集体的面貌，集体的声音， 集体的 动作， 集体的 表情， 集体的 信念。 ——马 卡连柯
8、我们现在必须完全保持党的纪律， 否则一 切都会 陷入污 泥中。 ——马 克思 9、学校没有纪律便如磨坊没有水。— —夸美 纽斯
10、一个人应该：活泼而守纪律，天 真而不 幼稚， 勇敢而 鲁莽， 倔强而 有原则 ，热情 而不冲 源自，乐 观而不 盲目。 ——马 克思
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1 滤波法
对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。
但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。
这种方法的方框图如图1-1所示。
它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。
下面，介绍几种具体的实现方法。
窄带法同步提取法是其中的一种。
图1-1 滤波法原理图
图1-1原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图1-2所示。
这里，整流输出的波形与图1-1中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。
图1-2 基带信号微分、整流波形图1-3 频带受限二相PSK信号的位同步信号提取
另一种常用的波形变换方法是对带限信号进行包络检波。
在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。
频带受限的二相PSK信号波形如图1-3（a）所示。
因频带受限，在相邻码元的相位变换点附近会产生幅度的平滑“陷落”。
经包络检波后，可得图1-3（b）所示的波形。
可以看出，它是一直流和图1-3（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图1-3（c）所示的波形，而这个波形中已含有位同步信号分量。
因此，将它经滤波器后就可提取出位同步信号。
2 锁相法
位同步锁相法的基本原理和载波同步的类似。
在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。
前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。
我们把采用锁相环来提取位同步信号的方法称为锁相法。
下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。
（1）数字锁相
数字锁相的原理方框图如图1-4所示。
图1-4 数字锁相原理方框图
它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。
其中，控制器包括图中的扣除门、附加门和“或门”。
高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。
位同步脉冲的相位调
整过程如图1-5所示。
若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。
这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉
冲[图1-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号[图1-5（b）]。
如果接收得重复速率为F（赫）的位同步信号[图1-5（c）]。
如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。
调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲[图1-5（d）]，这样，分频器输出脉冲的相位就推后1/n周期（360°/n），如图1-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。
附加门在不调整时是封闭的，对分频器的工作不起作用。
当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间[1-5（f）]，使分频器的输入端添加了一个脉冲。
于是，分频器的输出相位就提前1/n周期[1-5（g）]。
经这样的反复调整相位，即实现了位同步。
全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率
<8Mb/s，本地时钟频率为65MHz左右。
原理中的分频系数M，也称相位调整步长，M越大，同步误差越小。
因此，数字锁相法提取同步信号其工作频率不能做得很高。
但这种方法适用于全数字化实现，具有稳定性好，容易集成，成本低等优点，并且由于采用全数字化实现，因此免调试，适用批量生产。
图1-5 位同步脉冲的相位调整
3 步骤
1）输入电路如图1-6示。
图1-6 数字锁相提取同步时钟实验电原理图
输入、输出脚位分配如图1-6所示，CPLD/FPGA选用U3，注意有两路全局时钟分别输入83P和2P，分别为异步4.096MHz，充当异地时钟。
信码发送方的时钟0.8MHz引出端为18P，发送4级伪码引出端为35P，图形下载后可用示波器测试并与仿真波形进行比较。
注意观察TP4（CLK8K）、TP12（TB8K）波形是否同频同相。
2）仿真波形如图1-7所示。
图1-7 数字锁相提取同步时钟实验仿真波形
注：H点可能看不到波形是由于与I点相距太远所致，所以有条件的话，用数字存储示波器观测。
3）变换电路“DCFO”模块电原理如图1-8所示。
图1-8 变换电路“DCFO”模块电原理图
4）“超前”脉冲成形电路“LDELAYGBT”模块电原理如图1-9所示。
图1-9 “超前”脉冲成形电路“LDELAYGBT”模块电原理图
5）“滞后”脉冲成形电路“LDELAY1”模块电原理如图1-10所示。
图。