内蒙古大学09-10春季学期期末考试A卷标准答案
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内蒙古大学电子信息工程学院
EDA 技术 期末考试试卷(A )标准答案
09 - 10 学年第 2 学期
(闭卷 90 分钟)
学号 姓名 专业 年级
重修标记 □
一、单项选择题( 每空2分,共20分) 1、
下列那个流程是正确的基于EDA 软件的FPGA / CPLD 设计流程:____B____
A. 原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试
B. 原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试
C. 原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试;
D. 原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试 2、
综合是EDA 设计流程的关键步骤,综合就是把抽象设
计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,_____C____是错误的。
A. 综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件;
B. 为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;
C. 综合是纯软件的转换过程,与器件硬件结构无关;
D. 综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的。
3、CPLD的可编程是主要基于什么结构:______D______。
A .查找表(LUT);
B. ROM可编程;
C. PAL可编程;
D. 与或阵列可编程;
4、核在EDA技术和开发中具有十分重要的地位,以HDL
方式提供的IP被称为:______C_____。
A. 硬IP;
B. 固IP;
C. 软IP;
D. 都不是;
5、流水线设计是一种优化方式,下列哪一项对资源共享
描述正确_____C______。
A. 面积优化方法,不会有速度优化效果
B. 速度优化方法,不会有面积优化效果
C. 面积优化方法,可能会有速度优化效果
D. 速度优化方法,可能会有面积优化效果
6、在VHDL语言中,下列对时钟边沿检测描述中,错误
的是____D____。
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then
7、状态机编码方式中,其中_____C____占用触发器较
FPGA的应用
A. 状态位直接输出型编码
B. 顺序编码
C. 一位热码编码
D. 以上都不是
8、子系统设计优化,主要考虑提高资源利用率减少功耗
(即面积优化),以及提高运行速度(即速度优化);指出下列那种方法是速度优化_____A____。
A. 流水线设计
B. 资源共享
C. 逻辑优化
D. 串行化
9、不完整的IF语句,其综合结果可实现____A____。
A. 时序电路
B. 双向控制电路
C. 条件相或的逻辑电路
D. 三态控制电路
10、
一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。____D___
A. idata <= “00001111”
B. idata <= b”0000_1111”;
C . idata <= X ”AB ”
D . idata <= 16”01”; 二、EDA 名词解释,写出下列缩写的中文(或者英文)含义(每题2分,共10分)
1、SOC :片上系统
2、FPGA:现场可编程门阵列
3、LUT :查找表
4、EDA:电子
设
计
自
动
化
5、Synthesis :综合
三、VHDL 程序填空:(每题10分,共20分) 1、利用VHDL 语言描述RS 触发器。(10分)
library ieee;
use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity RS is
port( s,r:in std_logic; q,qn:out std_logic); end;
architecture one of RS is signal q1,qn1:std_logic;
begin
q1<=s nand qn1;
qn1<=r nand q1;
q<=q1;
qn<=qn1;
end;
2、利用VHDL语言描述一个BCD-7显示译码器。(10分)
library ieee;
use ieee.std_logic_1164.all;
entity bcd_decoder is
port( i:in std_logic_vector(3 downto 0);
------BCD码输入端 y:out std_logic_vector(6 downto 0));
------7段显示译码输出端end;
architecture one of bcd_decoder is
begin
process(i)
begin
case i is
when”0000”=>y<=”1111110”;
when”0001”=>y<=”0110000”;
when”0010”=>y<=”1101101”;
when”0011”=>y<=”1111001”;
when”0100”=>y<=”0110011”;