碳化硅功率器件可靠性综述 (1)

碳化硅功率MOSFET可靠性综述陈思哲1.碳化硅功率器件的提出过去的几十年间，电力电子器件在结构设计，工艺流程以及材料品质等方面取得了长足的进步。

然而，与此同时，技术的进步也使得传统硅基器件在许多方面已逼近甚至达到了其材料的本证极限，如电压阻断能力，正向导通压降，器件开关速度等。

近二十年里，这样的事实和随之而来的紧迫感使得电力电子技术人员不断寻求一种新的方法，以获得更为优异的器件特性，更高的功率密度以及更低的系统能耗。

其中，人们最为期待是使用宽禁带半导体材料代替硅制备功率器件[1]。

相比于其他宽禁带半导体材料（如GaN等），碳化硅（SiC）所具有的一个先天优势是可以形成自然的氧化层（SiO2），这使得碳化硅器件可轻易的继承在硅器件中已广泛使用的金属-氧化物-半导体（MOS）结构以及相关技术。

目前，以碳化硅为基底电力电子功率器件研究方兴未艾。

相比于传统的硅材料，碳化硅材料具有的优势包括：10倍以上的电场承受能力，3倍左右的禁带宽度，以及大于3倍的导热系数等。

极高的电场承受能力使得碳化硅功率器件具有很薄的衬底和较高的掺杂浓度，更大的禁带宽度使得它能够工作在更高的温度下并有强的抗辐射能力。

而碳化硅材料的高导热系数（4.9℃/W）则意味着更为迅速的热量耗散，即器件可以承受更高的功率密度和工作温度。

不过，虽然使用碳化硅材料制备电力电子功率器件前景广阔，相关器件的可靠性，尤其是长期工作的可靠性一直是人们关注的重点。

本篇文章主要讨论碳化硅器件，特别是碳化硅功率MOSFET的可靠性以及相关问题。

功率MOSFET是一种使用金属-氧化物-半导体结构控制器件表面电流通断的一种电力电子器件，具有开关速度快，驱动简单等特点，目前已广泛应用于中低压电力变换装置中。

而若改用碳化硅材料，则可使制得的MOSFET器件阻断电压大幅提升，并保持较低的导通阻抗，从而有望取代目前占领中高压市场的IGBT器件。

然而，值得注意的是，虽然碳化硅展现了出众的电学和物理学特性，但相关器件在设计和制备中出现的一系列问题是我们无法回避的。

尽管大部分可归咎于材料和器件工艺的不成熟，并能够通过长期的研究加以解决，另一些可能是使用这种材料所带来的根本性缺陷。

在下文中，作者将针对这些问题展开讨论。

2. 遂穿电流的产生及影响因素众所周知，基于金属-氧化物-半导体的器件在强电场作用下会产生严重的长期可靠性问题，而这通常被认为是由于Fowler-Nordheim (FN)遂穿效应引起的[2]。

尽管对于硅器件，FN 电流的显著增加仅出现在氧化物电场强度大于6MV/cm 时，但对于碳化硅器件，由于极高的内部电场，正常工作时的FN 电流也是不可忽视的。

我们知道，由于电介质中的强电场的存在，电子会从半导体或门极金属不断向电介质涌入，最终导致电介质击穿。

这种现象经过一定的时间便会发生，并表现为门极金属和半导体间的漏电流迅速增大，其大小可由以下公式计算[3]：J F−N 0=AE 2exp⁡(−B E ),式中，J F−N 0是遂穿电流密度，E 是电介质中的电场强度，A 和B 分别是与材料特性相关的参数。

如果我们定义势垒高度ΦB 为金属和半导体间电子亲和能之差，则参数A ，B 的相关性可表示为：A ∝1ΦB , B ∝(ΦB )3/2,我们注意到，门极遂穿电流的大小与电介质内的电场和势垒高度呈现指数关系。

此外，相关研究也表明，如果忽略费米能级随温度的变化，FN 电流可认为与工作温度的平方成正比[3]。

2.1 MOS 结构的正向偏置特性对于含有NMOS 结构的器件，正向偏置指的是在门极上施加相对源极的一个正电压；而对于PMOS 器件，正向偏置则是在门极施加负电压。

在本文的讨论中，我们着重分析NMOS 的情况。

根据前文的定义，影响门极遂穿电流的势垒高度是电介质导带和半导体费米能级之差，考虑最极端的情况，即在NMOS 结构正偏时，半导体中的费米能级与导带重合，这样一来，上述势垒高度则变成了电介质和半导体导带的势垒差。

此时，对于同样的氧化层电场，由于碳化硅和氧化层（SiO 2）间的势垒差比硅和氧化层间的势垒差小，其门极漏电流要比硅基MOS 结构大很多。

由图1[4]我们可以看到，硅-二氧化硅结构的势垒差为3.2eV ，而对于碳化硅-二氧化硅结构，其数值减小为2.7eV 。

这0.5eV 的能带差则意味着要保持同样大小的遂穿电流，碳化硅-二图 1 不同半导体材料、电介质材料的能带图及其介电常数和击穿电场强度氧化硅系统中的电场强度要比硅-二氧化硅系统小1.5倍。

对于目前的硅基功率MOSFET 产品，二氧化硅绝缘层中的电场强度需要保持在4-5 MV/cm 以下，从而达到长达十年的使用寿命。

而上面的分析告诉我们，相同的情况下，碳化硅MOSFET 的最高电场强度则保持在3MV/cm 左右。

这意味着对于50nm 的门极氧化层厚度，为使器件长期可靠性工作所施加的门极电压不应超过15V 。

对于更高的工作温度，系统面临的环境则要恶劣的多。

由此看来，对于器件高温工作时的可靠性，碳化硅材料的宽禁带特性反而成了一种劣势（由于能带偏置更小）而不是长处。

事实上，上述碳化硅MOS 结构的可靠性，特别是高温可靠性较硅MOS 结构更差这个结论是基于最极端的假设，即半导体的费米能级与导带重合得出的。

而一般情况下，对于处在弱反型状态的碳化硅MOSFET ，其半导体的费米能级往往距离导带较远。

比如在弱反型刚刚出现时，碳化硅MOS 的ΦB 为4.3eV （1.6+2.7eV ），而相应的硅ΦB 为3.75eV ，这意味着更小的表面隧穿电流和较高的高温可靠性。

值得一提的是，尽管目前对于碳化硅-二氧化碳结构的研究已超过了10年，其特性还远远为令人满意。

一方面，为了得到高的电子迁移率和自由电子浓度，人们往往倾向于施加更大的门极电压；但同时，这也带来了电介质内部的强电场和成指数增长的隧穿电流。

而在可以遇见的将来，这两方面的制约与权衡将继续影响碳化硅MOSFET 的发展。

2.2 碳化硅-氧化物表面态密度除了上述讨论的势垒高度，碳化硅-二氧化硅结构的可靠性与电性能还会受到器件表面态密度和缺陷密度的严重制约。

通常，这些表面态和缺陷被认为和碳化硅-二氧化硅界面结构的非理想化有关，如存在大量的单个碳原子族或悬空的硅原子键和碳原子键等[5]。

当这样的非理想表面参与导电时，许多本应处于自由状态的电子被表面态所束缚，极大的增加了MOS 结构的沟道电阻。

相关研究表明[6]，在能带图中（图2），这些对自由电子产生很大影响的界面态一般位于半导体表面费米能级和导带能级间。

此外，除了束缚大量的自由电子，这些表面态还会表现为电子的散射中心，进一步减小电子迁移率。

之于MOS 结构的可靠性，表面态的存在也会对其产生很大影响，这主要是由于束缚在表面态中的大量电子常常会取代半导体中的自由电子成为门极遂穿电流的主要组成部分[2]。

相比于之前定义的ΦB ，当电介质表面存在大量束缚电子时，有效的势垒高度Φeff 常常由束缚电子浓度和位置决定。

由于大部分的表面态都存在于导带附近，Φeff 一般可认为是半导体的导带和电介质的导带能量差。

而这样的推断也被相关实验证实[7]，在室温时，有效势垒高度甚至会小于2.7eE ，而当温度增加到300℃时，上述势垒高度则会进一步减小到2.38eV 。

图 2 碳化硅MOS 结构表面能带图（弱反型时）对于高压的功率MOSFET 器件（>2kV ），由于沟道电阻所占的比例很小，较低的表面电子迁移率被认为是可以接受的。

然而，如果碳化硅-二氧化硅界面的表面态密度始终很高，其产生的门极遂穿电流对器件长期可靠性的影响则是不可忽视的。

为了降低遂穿电流，器件的使用者必须降低门极电压以减小电介质所承受的电场。

由此看来，进一步降低碳化硅器件表面态密度依旧是未来工作的重点，无论是为了减小器件导通电阻还是增强器件长期工作的可靠性。

3. 阻断状态下的MOS 结构对于任何的电力电子器件，除了要考虑正向导通时的可靠性问题外，它还必须能够可靠的阻断电压，这也是对电力电子器件一个最基本的要求。

尽管碳化硅材料具有极高的击穿电场，这并不意味着相关器件就有一定有可靠的高压阻断能力，不同的器件结构会带来很多不同问题。

我们首先考虑一个能够纵向阻断电压的PN 结，同时在正极一侧覆盖上一层门极金属，其结构图与电场分布如图3所示。

从图中我们可以看出，为了承受更高的电压，图中上方的三角形面积必须最大，即器件的表面电场必须达到材料所能承受的最大值，在碳化硅中，为2.5MV/cm 。

而根据高斯定律，器件电介质的电场强度与半导体的电场强度比值和这两种材料的介电常数（SiO 2: 3.9, SiC: 9.7）成反比。

由此算出，在碳化硅表面电场达到最大值时，氧化物中电场达到了6.2MV/cm ，远远超出了二氧化硅的承受强度能力。

因此，在进行碳化硅PN 结的设计时，材料内部和终端处的电场分布必须加以认真计算，以防上述情况的出现。

而对于反偏状态中的MOS 器件，能带的偏转方向与图2所示的方向相反，相应的FN 电流中势垒高度则需以价带计算。

此外，与正向导通情况不同，此时电介质的电场强度由材料的介电常数和器件的表面电场决定。

在硅器件中，由于硅的最大电场强度远图 3 碳化硅PN 结及表面氧化层内的电场分布示意图图 4 沟槽型MOSFET 结构示意图 小于二氧化硅，人们不必着重考虑电介质的可靠性。

而对与碳化硅材料，极高的击穿电场使这个问题变得非常严峻。

一般情况下，由硅及碳化硅材料制作的功率MOSFET 主要有三种结构：垂直型MOSFETs ，沟槽型或UMOSFET ，以及平面MOSFET 。

对于平面型MOSFET ，其表面及内部的电场分布与图3所示情况类似，即器件的最大电场产生在P 基区和N -漂移区接触处，并相应的在上方的氧化层中生成一个极高的电场[8]。

对于沟槽型MOSFET 或UMOSFET ，强电场产生的位置是沟槽底部的尖端处[9]（如图4所示）。

一方面，UMOSFET结构的沟槽底部往往位于器件P-N -结附近，原本就具有较强的电场[10]；另一方面，沟槽底部尖端的出现会引起电场线的集中，使电场进一步增强，以至于器件实际所能承受的阻断电压远小于设计值。

针对这个问题，人们在UMOSFET 的设计中引入JBS 二极管的概念，即在沟道底部注入高浓度的P 型掺杂，可以在一定程度上屏蔽沟槽底部的电场拥挤现象。

从控制氧化层中电场强度的角度看，DMOSFET 是目前最有实际意义的一种器件结构，其具体结构如图5所示[10]。

从图中我们可以看出，在器件处于阻断状态时，碳化硅-二氧化硅表面的电场会因JEFT 区域的夹断而减小。

而通过相关的仿真我们知道[11]，使用这种结构可以使器件的表面电场及氧化层电场减小到一个可以接受的程度，同时保持相当的电压阻断能力。