频率计的设计

赣南师院

物理与电子信息学院数字电路课程设计报告书

姓名：

班级：09电子信息工程本科班

学号：

时间：2010年 6 月5 日

设计题目：频率计的设计

1．设计要求

1.1 计数器被测信号的频率范围为1—99Hz；

1.2 用二位数码管显示测量数据；

1.3 设计计数频率时间为2s；

1.4需要有保持时间，以便读取被测信号的频率显示值。2．设计方案的选择与论证

2.1设计思路（原理图）

图2.1 简易数字频率计的组成框图

2.2设计方案的选择

方案一：整个电路综合使用了与门、非门、555定时器、显示器、74LS48译

码器、74LS273锁存器、74LS90计数器等等的逻辑器件和施密特、可重触发器等模拟电子器件来实现设计要求且可用三位显示。

图3.2.1方案一原理图设计

方案二：采用CD40110为十进制可逆计数器/锁存器/译码器/驱动器，具有

加减计数，计数器功能来替代74LS48译码器、74LS273锁存器从而使电路变得简单易行。

方案三：采用80C51单片机以及外加电路实现频率计数功能。初步想法是利用定时计数器对外部脉冲进行频率计数。

经比较，方案一是传统的数字频率计设计方法，但是其中涉及器件多，将整体电路分成了多个模块，焊电路板时不易合理进行分部，制造工艺困难且成本高；方案二中采用CD40110可以将冗杂的电路化简，可以减少器件，降低成本，使焊接电路更美观的同时，让电路进行调试时可以更容易发现问题所在。对比之下，方案三应是三个方案之中涉及原件最少的方案，鉴于方案三中主要所涉及的软件编程以及外加电路处理还没有较为深刻的认识，所以最后决定采用方案二进行整体电路的设计，同时加强个人硬件设施方面的能力。

3．单元电路设计与分析

3.1 简易数字频率计设计的基本原理：

所谓频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：在特定时间间隔T 内测得被测信号的周期个数为N 时，则被测信号的频率可表示为

f=N/T

频率计主要由四个部分构成：放大整形电路，时基电路，逻辑控制电路，锁存器。在一个测量周期过程中，被测周期信号在输入电路中经过放大、整形操作之后形成特定周期的窄脉冲，送到主门的一个输入端。主门的另外一个输入端为时基电路产生电路产生的闸门脉冲。在闸门脉冲开启主门的期间，特定周期的窄脉冲才能通过主门，从而进入计数器进行计数，计数器的显示电路则用来显示被测信号的频率值，内部控制电路则用来完成各种测量功能之间的切换并实现测量设置。

3.2 数字频率的设计

3.2.1 放大整形电路

放大整形电路由晶体管3DG100与74LS00或CD4011等组成，其中3DGl00组成放大器将输入频率。为f x 的周期信号如正弦波、三角波等进行放大，与非门74LS00构成施密特触发器，它对放 大器的输出信号进行整形，使之成为矩形 脉冲。或直接输入一个矩形脉冲。

图3.2.1 放大整形电路

3.2.2 时基电路

555定时器应用为多谐振荡电路时，当电源接通Vcc 通过电阻R1.R2向电容C 充电，其上电压按指数规律上升，当u 上升至2/3Vcc ，会使比较器C1输出翻转，输出电压为零，同时放电管T 导通，电容C 通过R2放电；当电容电压下降到1/3Vcc ，比较器C2工作输出电压变为高电平，C 放电终止，Vcc 通过R1。R2又开始充电；周而复始，形成振荡。则其振荡周期与充放电时间有关，也就是与外接元件有关，不受电源电压变化影响。

输出波形的振荡周期可用过渡过程公式计算：

:1tw ()V V u CC C 30=、()V u CC C =∞、()C R R t 211+=

当1tw t =时， 把()312V u CC C tw =代入三要素方程。于是可解出: ()217.01R R tw += ，又:2tw ()V V u CC C 302=、 ()V u C 0=∞ 、RbC t =1

当2tw t =时，()32V u CC C tw =代入公式,于是可解出：C tw R b 7.02= 振荡周期 ()()s C R R tw tw T 22217.021=+=+=T

于是为了产生周期为2秒的脉冲，可以使Ω=k R 201、Ω=k R 22、F C μ100=同时可以通过调节RP 来使得555产生的振荡频率在)1Hz —4Hz ，即实现秒脉冲进行计数，同时方波信号的高电平持续时间长，低电平持续时间短，NE555的3号脚输出频率为2 Hz 的秒脉冲。时基电路的作用是产生一个标准时间信号（高电平持续时间为 1s ），由定时器555构成的多谐振荡器产生。若振荡器的频率 f 0 = 1/(t 1 +t 2 )= 0.8Hz ，则振荡器的输出波形如图1中的波形II 所示，其中t 1=2s ，t 2=0.25s 。由公式t 1=0.7(R 1+R 2)C 和t 2=0.7R 2C ，可计算出电阻R 1、R 2及电容C 的值如图3.2.2

图3.2.2 NE555产生秒脉冲

3.2.3 二分频电路

由数字电路的学习课程可知，将2号引脚与6号引脚连接在一起可以构成D 触发器，则可以构成二分频电路，由于该课程设计持续时间为2秒，则记得的频率数据则是实际的2倍，因此，在此电路设计中应当增加一个二分频电路，使得数码管显示的数字与输入的实际脉冲频率一致。

图3.2.3 D触发器分频电路图

3.2.4逻辑控制电路

十进制计数／分频器CD4017，其内部由计数器及译码器两部分组成，由译码输出实现对脉冲信号的分配，整个输出时序就是O0、O1、O2、…、O9依次出现与时钟同步的高电平，宽度等于时钟周期。 CD4017有10个输出端（O0～O9）和1个进位输出端～O5-9。每输入10个计数脉冲，可得到1个进位正脉冲，该进位输出信号可作为下一级的时钟信号。RST（图中为15号脚R）为清零端，当在RST端上加高电平或正脉冲时其输出为高电平，其余输出端（O1～O9）均为低电平。当CD4017有连续脉冲输入时，其对应的输出端依次变为高电平状态，故可直接用作顺序脉冲发生器。

当555的3号端输出的方波振荡信号经F3反向之后，

作为控制信号加到4017的CLK端（图中为14号脚）

产生时序控制信号，从而实现2s内的脉冲计数，即频

率检测，数字的保持及自动清零。当F3输出端输出第

一个高电平脉冲信号时，这个脉冲使得Q1输出端由低

电平变为高电平，在4017的第二个脉冲到来之前Q1

将一直保持高电平。当第三个脉冲到来时，Q2端变为

低电平，Q3端变为高电平，但由于Q3端与4017的清

零端连接，这个高电平使4017清零Q1， Q2， Q3，端图3.2.4 CD4017芯片图全变为低电平，而4017的Q3端输出瞬间高电平通过二极管加到了40110的清零端，使得计数器及数显清零，以便下次重新计数。（注：此处所说的Q1~Q9即为图中的Y0~Y9）

3.2.5 锁存及译码显示电路

40110 为十进制可逆计数器/锁存器/译码器/驱动器，具有加减计数，计数器状态锁存，七段显示译码输出等功能。

40110 有2 个计数时钟输入端CPU 和CPD 分别用作加计数时钟输入和减计数时钟输入。由于电路内部有一个时钟信号预处理逻辑，因此当一个时钟输入端计数工作时，另一个时钟输入端可以是任意状态。

40110 的进位输出CO 和借位输出BO 一般为高电平，当计数器从