数字集成电路版图提取
电子科技大学-集成电路原理实验-集成电路版图识别与提取-王向展
实验报告一、实验名称：集成电路版图识别与提取二、实验学时：4三、实验原理本实验重点放在版图识别、电路拓扑提取、电路功能分析三大模块，1、仔细观察芯片图形总体的布局布线，找出电源线、地线、输入端、输出端及其对应的压焊点。
2、判定此IC采用P阱还是N阱工艺；进行版图中元器件的辨认，要求分出MOS管、多晶硅电阻和MOS电容。
3、根据以上的判别依据，提取芯片上图形所表示的电路连接拓扑结构；复查，加以修正；完成电路的提取，并分析电路功能，应用Visio 或Cadence等软件对电路进行复原。
六、实验仪器设备（1）工作站或微机终端 1台（2）芯片显微图片 1张图11、观察芯片布局明确V DD、GND、V in1、V in2、V out、Test的压焊点。
2、根据V DD连接的有源区可以判断为PMOS管，根据比较环数推测出此IC采用了P阱工艺。
3、确定P阱工艺后，从输入端开始逐一对元器件及其连线进行辨认。
从输入端出来，直接看到在输入压焊点到输入管之间有一段多晶硅，但又无连线的“交叉”出现，排除了“过桥”的可能，初步判断为电阻，再根据其后的二极管可以判定为是与二极管组成保护电路最终与输入管相接，可断定是输入端起限流作用的电阻。
其中绿色圈标识有大片的多晶硅覆盖扩散区的区域判断为MOS电容。
图22、可见，实验图片为一个采用CMOS P阱工艺制造的放大器电路，该电路为典型的差分放大输入级。
由电路图可以看出，器件连接方式正确，逻辑上能完成确定的功能，说明提取结果是正确的。
3、整个实验过程是对IC逆向设计的尝试，IC逆向设计是IC设计的一条关键技术之一，一方面可借鉴并消化吸收先进、富有创意的版图步提取；由将二者提取的电路结合所学知识修改、完善，并最终确定电路；由用Cadence 软件搭建出所提取的电路，并完善布局；最后，由二者共同完成该实验报告。
报告评分：指导教师签字：。
暑期版图反向提取实验
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版图反向提取实验
一、实验形式及内容 二、Smic .18工艺介绍 三、基本元器件介绍 四、一些版图常识 五、上机操作步骤及工具使用介绍 六、实验报告及考试
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三. 基本元器件介绍
• 多晶硅电阻—rppo，rnpo
P+ or N+ poly resistor with salicide （rppo小, rnpo 更小）
• 多晶硅SAB电阻—rpposab，rnposab
P+ or N+ poly resistor without salicide （n大，p更大）
– 构成器件的工艺层次（硅体之内） – 实现互连的工艺层次（硅体之上）
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构成器件的主要工艺层次
• • • • AA——有源区 NW——N阱 GT——多晶硅（1.8V） DG——与GT重叠，代表厚栅氧的多晶硅 （3.3V器件的栅氧要厚些） • SN——N+源漏区注入 • SP——P+源漏区注入 • SAB——Salicide Block（阻止P+/N+注入,提高多晶硅阻值） PS：想知道更多其它图层含义，可以参见 Design Rule 文件
• • • • • 设置本机的IP地址 服务器登录 数据准备 版图编辑软件 Virtuso 电路原理图绘制软件 Composer
layeditor的使用和基本器件版图提取及放大器版图提取
（集成电路反向实践）实验报告班级: 姓名: 学号: 实验日期：成绩实验一layeditor的使用和基本器件版图提取一、实验目的熟悉反向版图软件layeditor的使用，学会创建工作区，设置工作区，掌握配置版图定义层的方法，掌握提取各类电阻、电容、MOS管的方法和步骤。
二、实验原理根据提取电路网表参数，按照设计规则画出器件版图。
三、实验内容1、创建版图工作区，并配置版图定义层文件。
2、在模拟工作区中提取电阻、电容、MOS管版图。
四、实验步骤1、打开layeditor软件，打开Power_Manager_Chip_1工程创建工作区点击工程菜单→选择创建工作区。
命名：PM_AMP_2701242、配置版图定义层文件（1）添加版图层将鼠标放到任意版图层，右击选择添加版图层，会出现版图属性窗口填入：名称、GDS层、最小宽度、选择颜色、填充方式在高级选项中：可以选择该版图层为连接孔层或标注层（2）删除版图层首先选择要删除的版图层，右击选择删除版图层（3）修改版图层参数首先选择版图层，右击选择版图层属性。
3、转换工作区具体转换步骤如下，假设需要将网表工作区“NETLIST”中的数据转换为精确版图数据：(1) 用Layeditor 软件创建一个版图工作区，例如取名“LAYOUT”；(2) 在工作区“LAYOUT”中创建金属引线层：根据工作区“NETLIST”中的引线层数，在工作区“LAYOUT”中创建相应的版图层METAL1，METAL2…。
注意，版图层必须取名为METALn，n是一个数字，另外大小写必须一样。
例如，“NETLIST”中有两层引线，那么在“LAYOUT”中就创建版图层METAL1 和METAL2。
(3) 在工作区“LA YOUT”中创建引线孔层：根据工作区“NETLIST”中的引线孔层数，在工作区“LAYOUT”中创建相应的版图层VIA1，VIA2…。
注意，这些版图层必须取名为VIAn，其中n是一个数字。
9-数字集成电路基本单元与版图
NMOS传输门(续)
假定： = 0 —— V = 0
= 1 —— V = Vdd I = 0 —— Vi = 0 I = 1 —— Vi = Vdd
则传输门的输出电压Vo特性为，
=0 —— VO= VO =1 —— VO= min(Vi， V -Vtn)
NMOS传输门(续)
7
CMOS反相器的转移特性
NMOS：
Vi < Vtn Vi > Vtn
截止 导通
PMOS：VVii
> <
Vdd Vdd
-
|Vtp| |Vtp|
截止 导通
PMOS视为NMOS的负载，可以像作负载线一样，把PMOS的 特性作在NMOS的特性曲线上
整个工作区 分为五个区域
ABCDE
8
CMOS反相器的转移特性(续1)
R1B
A
T1A
T2A T2B
T1B
B
Re2
R4
T4
D L
T3
A
B
GND
（a）
GND
≥1
L AB
（b）
5
第九章 数字集成电路基本单元与版图
9.1 TTL基本电路 9.2 CMOS基本门电路及版图实现 9.3 数字电路标准单元库设计 9.4 焊盘输入输出单元 9.5 了解CMOS存储器
6
9.2.1 CMOS反相器
处于饱和区，等效一个电流源：
Idsp =
p
2
(Vi
Vdd
Vtp )2
NMOS强导通，等效于非线性电阻
Idsn
n
Vi
Vtn
Vdsn
实验33 模拟集成电路版图的反向提取
实验33 模拟集成电路版图的反向提取模拟集成电路具有设计难度大、应用范围宽等优点，早已成为了集成电路设计领域的重要研究热点，引起了研究者的广泛关注。
模拟集成电路版图的反向提取关乎电路设计的成败，是设计过程中的重要关键环节之一。
本实验要求学生能够独立对标准CMOS模拟集成电路版图单元，完成电路的反向提取、绘制整理和功能分析等工作。
通过对CMOS模拟集成电路版图单元的反向提取实践，锻炼和提高学生对集成半导体器件和模拟集成电路版图的认知能力和对电路整理与结构优化技能，培养学生对模拟集成电路反向设计思想的理解，加强学生灵活运用所学《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等理论知识的能力。
一、实验原理1. 模拟集成电路中的集成器件在标准CMOS工艺下，模拟集成半导体器件主要有：MOS晶体管、扩散电阻、多晶硅电阻、多晶硅电容和MOS电容等。
在P型衬底N阱CMOS工艺条件下，NMOS器件直接制作在衬底材料上，PMOS器件制作在N阱中。
在模拟集成电路中，MOS晶体管常常工作在线性区或饱和区，需要承受较大的功耗，这些晶体管具有较大的宽长比。
模拟集成电路版图常常不规则，这就要求在电路提取时要充分注意电路连接关系。
为了解决较大宽长比器件与版图布局资源之间的矛盾，实际版图照片中常常可以看到，以多只较小宽长比晶体管并联形式等效一只较大宽长比晶体管的情形。
这种版图尺寸的转换技术可以实现对芯片总体布局资源的充分合理利用，同时又有利于系统的整体性能提升，有着非常重要的应用。
图33.1给出了大宽长比器件转换示意图，(a)图为多只具有较小宽长比的晶体管，(b)图为这些晶体管通过共用源、漏和栅极，采用并联连接方式实现向大宽长比的转换。
(a) (b)图33.1 大宽长比器件转换示意图图33.2给出了具有较大宽长比的NMOS和PMOS晶体管的等效版图。
从图155中可以看出，NMOS和PMOS晶体管都是由四只晶体管并联组成的，由于源极、漏极和栅极分别接在一起，所以晶体管从漏极流向源极的电流具有四条路径，那么，作用结果相当于四倍宽长比的单只晶体管。
数字集成电路版图提取
赛微电子网更多电子资料请登录赛微电子网实验32 数字集成电路版图提取数字集成电路产品应用领域十分广泛，数字集成电路的设计技术已经成熟。
集成电路反向设计是一种重要的集成电路设计方法，数字集成电路版图的反向提取是数字集成电路反向设计方法中的重要关键环节之一。
本实验要求学生独立对给定的CMOS数字集成电路单元版图，完成电路的反向提取、绘制整理和功能分析等工作。
通过对CMOS数字集成电路单元版图的反向提取实验，锻炼和提高了学生对半导体器件和数字集成电路版图的认知能力和对电路整理与结构优化技能，培养学生对数字集成电路反向设计思想的理解，加强了学生灵活运用所学“半导体物理”、“场效应器件物理”、“数字集成电路设计”和“集成电路制造技术”等理论知识的能力。
一、实验原理1. CMOS工艺简介在现代集成电路工艺技术中，CMOS工艺技术占据重要位置，得到了广泛的应用。
P型衬底N阱CMOS工艺的主要工艺技术包括有：氧化技术、光刻技术、刻蚀技术、离子注入技术和淀积技术等。
各种工艺技术多次出现，达到了对半导体器件和集成电路图形的逐一加工处理。
最终形成了图形化的半导体器件和集成电路。
氧化技术用于生长氧化层，包括干氧、湿氧等主要方法，氧化层主要作用有：栅绝缘介质、杂质掩蔽和隔离保护等。
光刻技术是通过紫外光或电子束对涂有光刻胶的衬底进行照射，利用光刻胶在光照前后溶解性的变化，实现光刻掩膜版到衬底上的图形转移，为后续加工工艺开设窗口。
刻蚀技术是采用化学或物理的方法对一定区域的材料进行腐蚀的技术，是实现对多余材质进行去除的一项技术。
离子注入是通过加速杂质离子并将杂质离子打入靶材料的一种掺杂技术。
可以实现P型和N型杂质的掺入。
淀积技术是通过物理化学方法在基片上生长材料的一种技术。
可以实现多晶硅栅材料的生长等。
2. MOS晶体管认知在P型衬底N阱CMOS工艺条件下，NMOS器件直接制作在衬底材料上，PMOS器件制作在N阱中。
在数字集成电路版图的照片中，NMOS管阵列和PMOS 管阵列一般分别制作在不同的区域，PMOS管阵列制作在一个或多个N阱内，NMOS管阵列制作在一个或多个区域。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
芯片版图与电路提取
螺旋电感
所 分 山 昆 所 所 分 究 山 研 昆 子 tn 所 电 ya 究 微 W 山 研 院 A 昆 tn 子 a 学 所 y 电 科 究 W 微 研 院 A n t 子 学 ya 电 科 W 微 A 国
射频工艺中特殊元件，一般只在射频电路 中VCO、LNA、PA中使用，有时高频混 频器也会使用。 辨认技巧： 螺旋电感顾名思义呈现螺旋状，一目 了然
中 国 中 科 学
金属2
Silicide + P Drain
院
-
N+ Source
中
国
实际芯片版图
CMOS制作时，从底至顶逐层制作；而反向时，从顶至底，逐层剖片。
所 分 山 昆 所 所 分 究 山 研 昆 子 tn 所 电 ya 究 微 W 山 研 院 A 昆 tn 子 a 学 所 y 电 科 究 W 微 研 院 A n t 子 学 ya 电 科 W 微 A 国 中 科 学 院
国 中
科
学
院
中
国
深N阱NMOS管
所 分 山 昆 所 所 分 究 山 研 昆 子 tn 所 电 ya 究 微 W 山 研 院 A 昆 tn 子 a 学 所 y 电 科 究 W 微 研 院 A n t 子 学 ya 电 科 W 微 A
模拟射频工艺中的特殊管，在射频 电路中经常使用。
国 中
科
学
院
辨认技巧：深N阱NMOS管必须建 立在N阱之上
确定VDD、GND很重要，可辅助元件辨认，一般NMOS管源漏 端不直接接VDD，而PMOS管源漏端不直接接GND； 不用太在意分辨MOS管的源漏端；
中 国 中 科 学
院
电路整理
电路整理必须考虑简洁性和可读性，无具体的理论指 导，以下为本人的一些经验之谈： 电流流向原则
(实习报告)集成电路版图设计的实习报告
（实习报告）集成电路版图设计的实习报告关于在深圳菲特数码技术有限公司成都分公司从事集成电路版图设计的实习报告一、实习单位及岗位简介(一)实习单位的简介深圳菲特数码技术有限公司成立于2005年1月，总部位于深圳高新技术产业园。
深圳市菲特数码技术有限公司成都分公司于2007年10月在成都设立研发中心,位于青羊工业集中发展区B区12栋2楼。
菲特数码技术有限公司员工总人数已超过50人，其中本科以上学历占90%。
菲特公司拥有一支集嵌入式系统、软件技术、集成电路设计于一体的综合研发团队，其核心人员均是来自各个领域的资深专家，拥有多年成功研发经验，已在手持多媒体，车载音响系统，视频监控等多个领域有所斩获。
菲特公司以自有芯片技术为核心原动力，开展自我创新能力，并于2006年申请两项技术专利，且获得国家对自主创新型中小企业扶持的专项资金。
主要项目电波钟芯片设计及方案开发;视频专用芯片设计及监控摄像头方案开发、监控DVR方案开发;车载音响系统方案开发;网络电视、网络电话方案开发。
(二)实习岗位的简介集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。
版图设计人员必须懂得集成电路设计与制造的流程、原理及相关知识，更要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。
集成电路版图设计的职业定义为:通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。
通常由模拟电路设计者进行对模拟电路的设计，生成电路及网表文件，交由版图设计者进行绘制。
版图设计者在绘制过程中需要与模拟电路设计者进行大量的交流及讨论，这关系到电路最终的实现及最终芯片的性能。
这些讨论涉及到电流的走向，大小;需要匹配器件的摆放;模块的摆放与信号流的走向的关系;电路中MOS 管、电阻、电容对精度的要求;易受干扰的电压传输线、高频信号传输线的走线问题。
集成电路版图提取报告资料
集成电路设计综合实验学院：专业：学号：姓名：日期：实验一：反向提取给定模块一、实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二、实验内容1. 反向提取给定电路模块（如下图1所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
图1 电路模块版图三、实验步骤1.按照（如上图1所示）提取电路图2.将提取的电路图用模块符号绘制连接起来并分析其逻辑功能3.在cadence软件创建schematic文件并绘制各子模块电路原理图4.结合原理图的功能分析仿真波形是否正确5.由schematic产生symbol6.再在cadence软件创建schematic文件并调用子模块symbol并将其各个模块连接起来构成电路原理图7.进行仿真分析其波形是否正确8.在cadence软件创建layout文件，严格按照工艺规则绘制电路版图并尽可能保证距离最小9.进行DRC验证四．实验原理经过对提取出来的电路图的分析，该电路的功能为D锁存器，输入信号A为D锁存器的CLK时钟端口，输入信号B为D锁存器的输入信号D端口，输入信号C为D锁存器的使能端E0口，输出信号Q为D锁存器的输出信号。
锁存器是一种对脉冲电平敏感的存储单元电路，他们可以在特定输入脉冲电平作用下改变状态。
当时钟信号为低时，传输管截止，数据通过三态门经反馈线和与非门后输出；当时钟信号为高时，三态门截止，输出为锁存状态，就是把信号暂存以维持某种电平状态。
该D锁存器的功能是，当使能端E0为低时，电路不工作，输出为低；当使能端E0为高时，并且CLK时钟信号为低时，输出信号与输入信号B一致；当使能端E0为低时，并且CLK时钟信号为高时，输出为锁存状态，即把上一个状态暂存起来。
D锁存器真值表五．实验结果：反向提取的schematic电路图即symbol的绘制反向器的symbol电路图和版图的绘制传输门的电路图symbol和版图的绘制与非门的电路图symbol和版图的绘制三态门的电路图symbol的绘制D锁存器的模块电路图的绘制D锁存器的模块电路图的仿真波形D锁存器DRC验证后版图的绘制实验二：二选一数字选择器一、实验内容设计一个CMOS结构的二选一选择器。
数字集成电路版图的反向提取
实验32 数字集成电路版图的反向提取实验32 数字集成电路版图的反向提取数字集成电路产品应用领域十分广泛，数字集成电路的设计技术日新月异。
集成电路反向设计是一种重要的集成电路设计技术，数字集成电路版图的反向提取是数字集成电路反向设计过程中的重要关键环节之一。
本实验要求学生能够独立对标准CMOS数字集成电路版图，完成电路的反向提取、绘制整理和功能分析等工作。
通过对CMOS数字集成电路版图的反向提取实践，锻炼并提高学生对集成半导体器件与数字集成电路版图的认知能力和对电路整理与结构布局的优化能力，培养学生对数字集成电路反向设计思想的理解，加强学生灵活运用所学《半导体物理》、《场效应器件物理》、《数字集成电路设计》和《集成电路制造技术》等理论知识的能力。
一、实验原理1. 标准CMOS工艺简介在现代集成电路工艺技术中，CMOS工艺技术占据重要位置，得到了广泛的应用。
P型衬底N阱CMOS工艺的主要工艺技术包括有：氧化技术、光刻技术、刻蚀技术、离子注入技术和淀积技术等。
各种工艺技术交替多次出现，达到了对半导体器件和集成电路图形的逐层加工处理。
最终形成了图形化的半导体器件和集成电路实体。
氧化技术用于生长氧化层，包括干氧、湿氧等主要方法，氧化层主要用于栅绝缘介质、杂质掩蔽和隔离保护等。
光刻技术是通过紫外光或电子束对涂有光致抗蚀剂的半导体材料进行照射，利用光致抗蚀剂在照射前后溶解性的变化，实现光刻掩膜版到半导体材料上的图形转移，为后续加工工艺开设有用窗口。
刻蚀技术是采用化学或物理的方法对一定区域的材料进行腐蚀或销蚀的技术，是实现对多余无用材质进行去除的一项技术。
离子注入是通过加速杂质离子并将杂质离子打入靶体材料的一种掺杂技术。
可以实现P型和N型杂质的掺入。
淀积技术是通过物理化学方法在基片上生长材料薄层的一种技术。
可以实现多晶硅栅等材料的生长。
2. 集成半导体器件认知标准CMOS工艺下的集成半导体器件主要有NMOS晶体管、PMOS晶体管、多晶硅电阻和多晶硅电容等。
芯愿景数字电路提图流程和方法 (详细)
数字电路提图流程和方法1.创建工作区打开Chip Logic Analyzer软件，打开芯片分析工程，点击工作区列表，选择创建工作区，命名新的工作区，然后更改工作区属性，调整工作区的位置，将需要提取的数字电路全部包含在工作区里，工作区具体边界可以根据右下角的坐标（像素）来设定。
如下图：2.创建单元模板，然后比较、合并按快捷键f2可以快速创建单元模板，先把工作区内所有的逻辑单元都画上单元模板，命名可以先用CELL1、CELL2、...，然后通过自动比较单元把所有相同的单元模板找到，并通过合并单元模板把所有相同的单元模板合并。
单元模板建议画小一点，如果附近器件连接比较紧密，也可以把单元模板画大一些，要尽量避免没有相同的单元模板或相同的单元模板较少的情况，除非这个单元模板比较特殊或者用的确实比较少。
由于数字版图的面积一般较大，逐个分析每个单元模板的内部版图和功能，同时还要对比，工作量比较大，很花费时间，而且已经建好的单元模板的调用并不方便，所以建议先画完所有单元模板，然后再对比合并，之后再分析单元模板的内部版图和功能。
下面以CELL1为例进行过程描述，选中CELL1，然后进行自动比较单元，可以找到与CELL相似的单元模板，按快捷键x、y对目标进行上下、左右翻转，逐个调整到与CELL1的方向一致，比较期间认为与CELL1不同的可以右键删除掉，最后选中包括CELL1的所有与CELL1相同的单元模板，右键选择合并多个单元模板，注意选择CELL1作为合并目标完成合并，经过多次的比较合并，直到没有与CELL1相同的单元模板，即可对下一个基本单元模板进行相同的操作。
在所有的单元模板都比较合并完成之后，就可以得到我们所有需要的基本单元模板。
如果需要将一个单元模板合并到基本单元模板，先选中这个单元模板，右键选择合并单元模板，选择需要合并到的基本单元模板，然后进行上下和左右翻转，调整基本单元模板的方向与该单元模板的方向一致，然后进行合并。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
04集成电路版图基础-Cadence工具简介
提取成功后，在版图文件的存放目录下， 增加一个extracted文件。打开可以看到提 取出来的器件和端口。 选择Verify-probe菜单，在弹出窗口中可以 选择查看连接关系。
3、 LVS
Layout vs. schematic comparison（版 图与电路对比），检查设计完成的版图是 否与原电路相符。 在版图编辑窗口菜单中选择verify-LVS 即 可打开对话框。
衬底连接与布线： MOS管衬底必须接到相应电位，有源区作 为源漏极也需要引线连接。半导体衬底材 料必须先制作active有源区，才能通过通孔 与金属引线连接。 根据不同工艺，通孔尺寸和间距不同。
版图设计过程中， 各层没有严格顺 序要求
器件连接关系及端口 ： 用铝线直接连接两管漏极，并可作为输出 端； 多晶硅连接两管栅极，制作通孔后连接金 属，作为输入端； 与金属相连的两管衬底作为power端。
其中，DRC和LVS是必做的验证。
1、 DRC
Design rule checking （设计规则检查）。版图 的设计必须根据DRC 规则文件进行，不同工艺的 DRC 规则文件不同。
建议完成一部分设计之后就做一次，分阶段进行。避
免完成全图后再做DRC，错误之间相互牵连不便修改。
DIVA 下的DRC 规则文件名为divaDRC.rul。通 常与工艺库文件存放在相同目录。 在版图编辑窗口，单击菜单verify ——DRC，弹 出DRC 规则检查对话框，
工艺库文件在工程创 建之初已经确定，不 用再做操作。而可供 选择的图层，根据不 同设计需求会有所不 同。常用图层名称及 其含义
版图图层名 称 Nwell Active Pselect Nselect Poly cc（或cont） Metal1 Metal2 Via
集成电路版图识别与提取标准实验报告
电子科技大学微电子与固体电子学院标准实验报告课程名称集成电路原理与设计电子科技大学教务处制表电子科技大学实验报告学生姓名：学号：指导教师：实验地点：微固楼335 实验时间：一、实验室名称：微电子技术实验室二、实验项目名称：集成电路版图识别与提取三、实验学时：4四、实验原理：本实验重点放在版图识别、电路拓扑提取、电路功能分析三大模块，实验流程如下：五、实验目的：（1）了解对塑封、陶瓷封装等不同封装形式的芯片解剖的方法及注意事项。
（2）学习并掌握集成电路版图的图形识别、电路拓扑结构提取。
（3）能对提取得到的电路进行功能分析、确定，并可运用PSPICE等ICCAD工具展开模拟仿真。
六、实验内容：1、Motic SMZ体视显微镜使用与操作练习。
2、在芯片上找出划线槽、分布在芯片边缘的压焊点、对位标记和CD Bar（特征尺寸线条）并测出有关的图形尺寸和间距。
仔细观察芯片图形总体的布局布线，找出电源线、地线、输入端、输出端及其对应的压焊点。
3、判定此IC采用P阱还是N阱工艺；进行版图中元器件的辨认，要求分出MOS管、多晶硅电阻和MOS电容。
4、根据以上的判别依据，提取芯片上图形所表示的电路连接拓扑结构；复查，加以修正；应用PSPICE等电路模拟器进行仿真验证。
七、实验器材：（1）可连续变倍体视显微镜 1台（2）镊子、干燥器皿（含干燥剂） 1套（3）未划片封装的圆片（含CMOS模拟电路） 1片（4）微机 1台八、实验步骤：1、首先熟悉Motic SMZ体视显微镜的使用。
（1）接通电源，选择视野光源。
该显微镜备有两种光源：透射式和入射式，芯片为不透明样片，故采用入射光源。
（2）与一般显微镜不同的是，该显微镜物镜放大倍数连续可调，便于操作；焦距的变化通过调节升降杆旋钮实现。
注意调节过程中不可猛升猛降，以免损坏仪器。
2、调节可变倍物镜，将放大倍数调变至最小，再调节物镜与样品距离，至视野清晰，确定所需观察的样品位置。
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实验32 数字集成电路版图提取
数字集成电路产品应用领域十分广泛，数字集成电路的设计技术已经成熟。
集成电路反向设计是一种重要的集成电路设计方法，数字集成电路版图的反向提取是数字集成电路反向设计方法中的重要关键环节之一。
本实验要求学生独立对给定的CMOS数字集成电路单元版图，完成电路的反向提取、绘制整理和功能分析等工作。
通过对CMOS数字集成电路单元版图的反向提取实验，锻炼和提高了学生对半导体器件和数字集成电路版图的认知能力和对电路整理与结构优化技能，培养学生对数字集成电路反向设计思想的理解，加强了学生灵活运用所学“半导体物理”、“场效应器件物理”、“数字集成电路设计”和“集成电路制造技术”等理论知识的能力。
一、实验原理
1. CMOS工艺简介
在现代集成电路工艺技术中，CMOS工艺技术占据重要位置，得到了广泛的应用。
P型衬底N阱CMOS工艺的主要工艺技术包括有：氧化技术、光刻技术、刻蚀技术、离子注入技术和淀积技术等。
各种工艺技术多次出现，达到了对半导体器件和集成电路图形的逐一加工处理。
最终形成了图形化的半导体器件和集成电路。
氧化技术用于生长氧化层，包括干氧、湿氧等主要方法，氧化层主要作用有：栅绝缘介质、杂质掩蔽和隔离保护等。
光刻技术是通过紫外光或电子束对涂有光刻胶的衬底进行照射，利用光刻胶在光照前后溶解性的变化，实现光刻掩膜版到衬底上的图形转移，为后续加工工艺开设窗口。
刻蚀技术是采用化学或物理的方法对一定区域的材料进行腐蚀的技术，是实现对多余材质进行去除的一项技术。
离子注入是通过加速杂质离子并将杂质离子打入靶材料的一种掺杂技术。
可以实现P型和N型杂质的掺入。
淀积技术是通过物理化学方法在基片上生长材料的一种技术。
可以实现多晶硅栅材料的生长等。
2. MOS晶体管认知
在P型衬底N阱CMOS工艺条件下，NMOS器件直接制作在衬底材料上，PMOS器件制作在N阱中。
在数字集成电路版图的照片中，NMOS管阵列和PMOS 管阵列一般分别制作在不同的区域，PMOS管阵列制作在一个或多个N阱内，NMOS管阵列制作在一个或多个区域。
这一点在照片中可以明显地区分开来。
PMOS管阵列包括加大的N阱和多个较小的P型有源区，NMOS管阵列则只包
括多个较小的N型有源区。
N阱和两种有源区存在较为明显的颜色差别。
通过对N阱、P型有源区和N型有源区的认知和区分，可以确认PMOS管阵列和NMOS 管阵列位置。
图32.1给出了NMOS管和PMOS管的版图。
(a)图中图形由大到小依次为N 型选择区、有源区、多晶硅、金属一和有源区接触孔，其中N型选择区和有源区共同构成了N型掺杂区。
(b)图和(a)图的区别在于最大图形为N阱，其次为P型选择区。
P型选择区和有源区共同构成了P型掺杂区。
两图中都有两个有源区接触孔，在实际的电路连接关系中存在两个接触孔、一个接触孔和没有接触孔三种情况，少于两个接触孔的情形，是因为晶体管一侧或两侧与其它器件存在物理连接，所以不需要接触孔。
从图中可以看出，形成晶体管的重要结构是多晶硅和有源区的十字交叉区域，只要存在多晶硅栅和某种有源区十字交叉，就可以确定一只晶体管的位置，进而通过测量可以确定其宽长比参数。
确定MOS管的类别主要是通过观察该十字交叉区域是否在N阱区域内，阱内则为PMOS管，阱外则为NMOS管。
(a) NMOS管(b) PMOS管
图32.1 NMOS管和PMOS管版图
3. 电路提取和宽长比测量
在确认了NMOS、PMOS晶体管后，根据MOS晶体管源极、漏极的含义可以确定出电源电位的高低。
MOS晶体管源极可以理解为“载流子的来处”，漏极可以理解为“载流子的去处”，NMOS源极一定接在较低电位，PMOS晶体管源极一定接在较高电位，这样可以确认各晶体管的源漏极。
栅极为器件的输入，漏极为器件的输出。
在集成电路单元内部，普通信号连线往往比正负电源连线要细些，由此可以确定与NMOS阵列源极连接较粗的连线为地线或负电源，与PMOS阵列源极连接较粗的连线为正电源。
通过上述信息就可以画出电路的结构图。
在图32.1中，多晶硅栅超出有源区的部分不计算在宽长比参数内，它是为了避免杂质横行扩散、光刻掩膜版套准误差和操作误差等因素影响而留出的多晶硅延伸部分。
二、实验内容
1. 完成给定的P型衬底N阱CMOS工艺条件下，各数字集成电路单元版图的电路反向提取、整理和结构优化；
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154 2. 完成各数字集成电路单元版图中的晶体管宽长比的测量，并将结果标注在
整理完成的电路上；
3. 对各数字集成电路单元进行功能分析，画出输入、输出之间的逻辑波形图，写出逻辑关系（布尔代数表达式）。
三、实验思考题
1. 在数字集成电路中存在哪些寄生效应，其中影响最严重的是什么？解释原因，并说明预防措施。
2. 在数字集成电路中，晶体管沟道宽长比发生变化时，对电路有什么影响？
3. NMOS和PMOS晶体管源极、漏极电位连接的依据是什么，从半导体器件角度给出解释。
四、参考资料
[1]. 李乃平编，《微电子器件工艺》，华中理工大学出版社，1995；
[2]. 宋莫康等著，《CMOS数字集成电路：分析与设计（第三版）》，电子工业出版社，2005。