EDA课程设计之十进制加法器
设计一个一位十进制加减法++数字电路课程设计报告
课程设计报告课程：微机系统与接口课程设计学号：姓名：班级：教师：******大学计算机科学与技术学院设计名称：设计一个一位十进制加减法器日期：2010年1月 23日设计内容：1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。
2、用一个开关控制加减法器的开关状态。
3、要求在数码显示管上显示结果。
设计目的与要求：1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。
设计环境或器材、原理与说明：环境：利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。
器材：74LS283或者4008， 4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法）设计原理:图1二进制加减运算原理框图分析：如图1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
设计过程（步骤）或程序代码：实验电路：1:减法电路的实现：（1）：原理：如图1所示（如下），该电路功能为计算A-B。
若n位二进制原码为N原，则与它相对应的补码为N补=2n-N原，补码与反码的关系式为N补=N反+1，A-B=A+B补-2n=A+B反+1-2n(2)：因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。
加法器相加的结果为：A+B反+1，(3)：由于2n=24=(10000)2,相加结果与相2n减只能由加法器进位输出信号完成。
当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值为1，同时还要发出借位信号。
电子设计自动化EDA技术实验四报告模板-10进制计数器设计
南京工程学院自动化学院实验报告课程名称电子设计自动化EDA技术实验项目名称10进制计数器设计实验学生班级实验学生姓名同组学生姓名实验时间实验地点实验成绩评定指导教师签字年月日24其中D 表示输入初始计数值，Sta 为计数开始，Q 表示当前计数值；LD 表示预制计数值，LD 为“0”，初始计数值打入器件；UD 表示计数方向，UD 为‘0’，计数器加计数，UD 为‘1’，计数器减计数；C 表示器件工作态，C 为‘0’，表示计数器正在计数；C 为‘1’，表示计数器计数结束；CP 为计数脉冲。
四、实验方案设计、实验方法 1. 实验方案10进制计数器的VHDL 描述有多种方法，设计过程中可以采用计数脉冲CP 作为敏感量，CP 的每个上升沿，计数值Q 加‘1’或减‘1’，加到‘9’后回‘0’或减到‘0’后回‘9’，语句可采用case …when 、with …select 、if …then 以及加减运算等多种结构实现。
也可以首先设计基本的触发器、锁存器等元件，而后通过元件的互联实现。
本实验中根据真值表用if-then 结构实现10进制计数器 2. 实验方法首先根据前文所述，对照真值表的列出的不同输入逻辑状态，分情况依次输出于输入的对应关系，而后编译综合，由开发系统自行实现电路功能。
五、实验步骤1. 设计输入 利用FILE\New 菜单输入VHDL 源程序，创建源文件D0 D1 D2 D3 CP Sta LD UDQ0 Q1 Q2 Q3 C62. 器件及管脚逻分配图管脚分配情况如图，所选器件为EPM7032AELCC44-43. 仿真波形10进制计数器的仿真波形如下图，从波形可以得出，输入输出满足前文真值表，设计电路功能达到设计要求4. 时序分析图上述时间分析可以得到，输出信号存在3ns的时间延迟，它主要与器件速度、表达逻辑的合理性有关，选用速度更高器件、优化设计可以使该值降低。
8。
十进制加减法电路设计
燕山大学课程设计说明书题目：十进制加法器学院（系）：电气工程学院年级专业：学号：学生姓名：指导教师：教师职称：燕山大学课程设计（论文）任务书院（系）：电气工程学院基层教学单位：电子实验中心说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
年月日目录第一章设计说明 (3)1.1设计思路 (3)1.2模块介绍 (3)第二章电路原理图 (8)第三章波形图 (10)第四章管脚锁定 (11)第五章电路扩展 (12)1.1设计思路 (12)1.2模块介绍 (12)1.3扩展电路原理图 (15)1.4管脚锁定 (17)第六章总结 (18)参考文献 (19)燕山大学课程设计评审意见表 (20)第一章设计说明1.1设计思路：先分别用两个7485数值比较器，将加数及被加数分别与9比较，输出的结果再与输入值分别相与，便可设置加数和被加数，当加数和被加数超过9时均按0处理，此时用两个数码管显示加数与被加数。
用得到的加数和被加数通过一个全加器74283相加，74283得出的结果小于9时可以直接输出，大于9时则需要进行加6修正，按照该要求设计一个逻辑电路，将结果与第一个74283的结果通过第二个74283的求和，得出最终，然后将最终结果通过两个数码管分别显示十位和个位，这样便可得到所要求的十进制加法器。
1.2模块介绍：1．数值比较器：功能介绍：A1-A4，B1-B4为加数，被加数的二进制表示。
B0-B3（1001）为十进制数9。
7485为四位数值比较器。
7485比较器功能表及数值比较真值表为1，7485输出端通过一个或门输出为1，再同输入值相与，最右端所接的数码管则可显示该值；若输入值大于9，则ALBO和AEBO都为0.，通过或门输出为0，再同输入值相与，最右端所接的数码管显示为0。
2. 加数+被加数显示部分：功能介绍：比较器输出的数值分别赋予“1L1”“1L2”“1L3”“1L4”，“2L1”“2L2”“2L3”“2L4”，通过译码后输出到“DS4C”、“DS3C”数码管而显示。
《EDA课程设计2位十进制四则运算电路》
《电子设计自动化》课程设计题目：2位十进制四则运算器电路院（系）信息科学与工程学院专业通信工程届别2011级班级1班学号1115102040姓名韦桂任课老师彭盛亮摘要本次课程设计主要内容是采用VHDL语言实现2位十进制数四则运算编程，用Quartus II 软件实现功能仿真，并完成硬件测试。
本次试验目的是：输入任意两个两十进制位数（0~99），选择计算模式（加减乘除），输出它们的计算结果，利用四个数码 LED 分别显示输入的两个两位数，利用四个发光二极管显示计算模式（每次只有一个二极管发光），利用另外四个数码管显示计算结果；实现方法是：将整个系统分为输入模块，计算模块和输出模块三个部分组成。
输入模块由3个脉冲键，2个复位键和2个使能端组成；计算模块分别为加法器，减法器，乘法器，除法器；输出模块通过8个数码管和4个发光二极管分别显示运算数值，运算结果和运算模式。
经过多次修改，波形仿真和硬件测试均成功。
设置两个计数器的复位键，以便于输入比较大的数之后，想进行比较小的数字的运算可以按复位键，以减少按键5或键6的次数，设置模块时，为使电路看起来更加简洁，应减少使用电路模块，如：都除以10取余时，把除数端口都连接在同一个常数端。
目录第一部分系统设计 (4)1.1设计要求： (4)1.2系统设计方案： (4)1.2.1设计总思路： (4)1.2.2实验的主要方法： (4)1.2.3电路设计: (4)1.2.4实验电路图： (4)（1）总电路 (5)（2）输入模块： (5)（3）计算模块 (5)（4）输出模块： (6)1.2.5：总体方法的论证与比较： (7)第二部分软件设计 (7)2.1软件设计平台 (7)2.2程序流程图 (7)2.3实验相关程序 (7)2.3.1clkA与clkB中需要用的100进制计数器cnt100： (7)2.3.2.四进制计数器cnt4程序: (8)2.3.3.nu15_add中需用的加法程序： (9)2.3.4.nu15_sub中需要用的减法程序： (9)2.3.5.nu15_mod程序： (10)2.4 总电路波形仿真 (11)2.5 管脚分配 (11)（1）Input: (11)（2）Output: (11)第三部分系统测试 (12)3.1 软件测试结构综合结果 (12)3.2仪器设备名称、型号 (12)3.3功能测试方法、步骤： (12)第四部分结论及收获 (13)4.1结论 (13)4.2致谢 (13)4.3 参考文献 (13)第一部分系统设计1.1设计要求：输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果；发光二极管显示运算模式；可调用LPM_MULT及LPM_DIVIDE模块。
十进制加法器
十进制加法器引言十进制加法器是一种用于实现十进制数字相加的电路或程序。
在计算机科学和数字电路设计中，十进制加法器是一项重要的基础技术。
本文将介绍十进制加法器的原理、实现方法以及应用领域。
原理十进制加法器的原理是根据十进制加法规则，将两个十进制数的各位依次相加，并将进位传递到下一位上。
具体步骤如下：1.从个位开始，将两个加数的个位相加，得到个位的和以及进位；2.将两个加数的十位和上一步的进位相加，得到十位的和以及进位；3.重复上述步骤，直到所有位上的数字相加完成。
实现方法1. 数字电路实现十进制加法器可以通过数字电路来实现。
常用的实现方法有传统的加法器和带有进位预测（Carry Look Ahead）的加法器。
传统的十进制加法器由10个全加器（Full Adder）组成，其中每个全加器用于相加两位数的一个位以及传递进位。
全加器的输入包括两个加数和上一位的进位，输出包括该位的和以及进位。
带有进位预测的十进制加法器通过预测进位的方式，减少了计算过程中需要的级数和门延时，从而提高了运算速度。
这种加法器通过先计算进位的状态，然后再求和，实现了进位和求和两个部分的并行计算。
2. 数字模拟实现除了数字电路外，十进制加法器还可以通过计算机程序来实现。
使用编程语言如C、C++、Python等编写程序，可以模拟实现十进制加法器的功能。
在程序中，加数和被加数通常被表示为数组形式，每个元素代表一位数字。
通过循环迭代相加各位，并考虑进位的情况，可以得到相加的结果。
3. 软硬件结合实现在实际应用中，十进制加法器常常通过软硬件结合的方式来实现。
利用FPGA（Field Programmable Gate Array）等可编程硬件，可以灵活地设计和实现十进制加法器的功能。
通过编写硬件描述语言（HDL）如Verilog或VHDL来描述加法器的原理和功能，然后通过FPGA编程工具进行编译和实现。
这种方法可以同时发挥硬件的并行计算能力和软件的灵活性。
EDA实验二 含异步清零和同步使能的十进制加减法计数器
EDA实验二 含异步清零和同步使能的十进制加减法计数器一、实验目的1．了解加减计数器的工作原理。
2．进一步熟悉QUARTUSII 软件的使用方法和VHDL 输入。
3．熟悉仿真时序设定。
二、实验设备1．PC机 一台；四、实验内容完成一个0~99计数器，有四个输入信号：复位reset、使能enable、时钟clk和加减选择sel，三路输出信号：计数值、进位和借位信号。
要求每来一个时钟信号，加或减1（sel=‘0’时执行加，sel=‘1’时执行减）；计数值为99时再加1，输出进位信号，并且计数值归零；计数值为0时再减1，输出借位信号，并且计数值变成99（即0~99循环计数）；复位信号reset有效时（低电平有效）计数值清0，使能信号enable有效时（高电平有效）计数器才进行工作，否则不进行累加或累减。
五、实验步骤1．打开QUARTUSII 软件，新建一个VHDL文件。
2．输入程序代码，点击保存时，系统会提示建立一个新的工程（Project），按照QUARTUSII的提示建立好工程；3．按照实验原理和自己的想法，在VHDL 编辑窗口调整完成VHDL 程序；4．对自己编写的VHDL 程序进行编译，对程序的错误进行修改；5．进行仿真，附录：电路实体定义可参照如下：ENTITY counter ISPORT( clk, reset, enable ,sel : IN STD_LOGIC; --定义时钟、异步复位、同步使能、选择信号cq : OUT STD_LOGIC_VECTOR(6 downto 0); --计数值c1out : OUT STD_LOGIC; --进位信号c2out : OUT STD_LOGIC --借位信号);END counter;VHDL程序代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT( clk, reset, enable ,sel : IN STD_LOGIC; --定义时钟、异步复位、同步使能、选择信号cq : OUT STD_LOGIC_VECTOR(6 downto 0); --计数值c1out : OUT STD_LOGIC; --进位信号c2out : OUT STD_LOGIC --借位信号);END counter;ARCHITECTURE counter99 OF counter ISBEGINPROCESS(clk, reset, enable ,sel)VARIABLE cot :STD_LOGIC_VECTOR(6 downto 0);BEGINIF reset='0' THEN cot:=(OTHERS=>'0');ELSIF clk'EVENT AND clk ='1' THENIF enable='1' THENIF sel='0' THEN c2out<='0';IF cot<99 THEN cot:=cot+1;c1out<='0';ELSE cot:=(OTHERS=>'0');c1out<='1';END IF;ELSIF sel='1' THEN c1out<='0';IF cot>0 THEN cot:=cot-1;c2out<='0';ELSE cot:="1100011";c2out<='1';END IF;END IF;END IF;END IF;cq<=cot;END PROCESS; END counter99;仿真结果如下：。
太原理工大学EDA实验报告-2位十进制加法器
实验报告课程名称：EDA技术与FPGA应用设计课设题目：2位十进制计数器实验地点：信息学院楼CPLD实验室专业班级：学号：学生姓名：指导教师：张文爱2016年4月1日实验二2位十进制计数器一、实验目的1．熟悉ispDesignEXPERT System、QuartusII的原理图设计流程的全过程。
2．学习简单时序电路的设计方法。
3．学习EDA设计的仿真和硬件测试方法。
二、实验原理2位十进制计数器参考原理图如图1所示，也可以采用其他元件实现。
图1.用74LS390设计一个有时钟使能的2位十进制计数器三、实验任务（1）设计2位十进制计数器电路。
（2）在EDA环境中输入原理图。
（3）对计数器进行仿真分析、引脚锁定、硬件测试。
四、实验步骤1、设计电路原理图设计含有时钟使能及进位扩展输出的十进制计数器。
可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。
2、计数器电路的实现。
绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。
若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。
总线可以以标号方式进行连接。
3、编程测试。
五、实验结果图2.用74LS390设计一个有时钟使能的2位十进制计数器六、实验感想通过本次实验学会了简单时序电路的设计方法。
学会了使用QuartusII软件调用元器件库进行原理图设计的方法和设计流程。
这次实验让我学会了用FPGA设计电路并且学会了FPGA的设计过程和实现方法。
提高了动手能力，加深了对所学知识的理解。
这次EDA实验，提高了动手能力，加深了对所学知识的理解。
十进制加减法数字电路课程设计报告
设计名称：设计一个一位十进制加减法器 设计内容：1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。
2、用一个开关控制加减法器的开关状态。
3、要求在数码显示管上显示结果。
设计目的与要求：1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。
设计环境或器材、原理与说明：环境：利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。
器材：74LS283或者4008， 4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法）设计原理:图1分析：如图1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
设计过程（步骤）或程序代码： 实验电路：1:减法电路的实现：（1）：原理：如图1所示（如下），该电路功能为计算A-B 。
若n 位二进制原码为N 原，则与它相对应的补码为N 补=2n -N 原，补码与反码的关系式为N 补=N 反+1，A-B=A+B补-2n=A+B反+1-2n(2)：因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。
加法器相加的结果为：A+B反+1，(3)：由于2n=24=(10000)2,相加结果与相2n减只能由加法器进位输出信号完成。
当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值为1，同时还要发出借位信号。
因为设计要求被减数大于或等于减数，所以所得的差值就是A-B差的原码，借位信号为0。
十进制加法计数器课程设计
实验十九 计数、译码、显示电路一、实验目的1、掌握中规模集成计数器74LS90的逻辑功能。
2、学习使用74LS48、BCD译码器和共阴极七段显示器。
3、熟悉用示波器测试计数器输出波形的方法。
二、 实验原理计数、译码、显示电路是由计数器、译码器和显示器三部分电路组成的，下面分别加以介绍。
1、计数器：计数器是一种中规模集成电路，其种类有很多。
如果按各触发器翻转的次序分类，计数器可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律可分为二进制计数器、十进制计数器、可编程N进制计数器等多种产品。
常用计数器均有典型产品，不须自己设计，只要合理选用即可。
本实验选用74LS90二—五进制计数器，其功能如下表所示。
6263（1） R 0(1)和R 0(2)为直接复位端，R 9(1)和R 9(2)为直接置位端，可以预置数字“9”（Q D = Q A = 1，Q B = Q C = 0）。
（2） A 为二分频计数器的输入，Q A 的输出频率为CP A 的1/2。
B 为五进制计数器的输入，把Q A 输出作为五进制计数器B 的输入，即构成8421BCD 码十进制计数器。
2、 译码器：这里所说的译码器是将二进制数译成十进制数的器件。
我们选用的74LS48是BCD 码七段译码器兼驱动器。
其外引线排列图和功能表如下所示。
1234567891011121314GNDVCC 74LS48B1615CLTBI/RBORBIDAgabcdef十进制数 或功能输 入LT RBI D C B A 0123H H H H H X X X L L L L L L L H L L H L L L H H BI/RBO H H H H 输 出a b c d e f g H H H H H H L L H H L L L L H H L H H L H H H H H L L H 字 型注4567H H H H X X X X L H L L L H L H L H H L L H H H H H H H L H H L L H H H L H H L H H L L H H H H H H H H L L L L H H H X X X H L L L H L L H H L H L H H H H H H H H H H H H H L L H H L L L H H L H L L H H L L H 891011H X H L H H H H H H X X X H H L L H H L H H H H L H H H L H L L L H H H L L H L H H L L L H H H H L L L L L L L 12131415H X H H H H H 1BI RBI LTX H LX XL X X X X X X X XL L L L L L HL L L L L L L L L L L L L L H H H H H H H2 34（1） 要求输出数字0～15时，“灭灯输入”（BI ）必须开路或保持高电平。
实验5 十进制加法计数器设计
实验5 十进制加法计数器设计
【实验目的】
1.了解触发器的设计过程
2.掌握D触发器与JK触发器芯片外围特性
3.掌握D触发器与JK触发器的工作过程。
4.掌握无源晶振电路设计。
【实验内容】
1.绘制无源晶振电路
2.绘制脉冲控制下单个触发器工作电路
3.在面包板上实现D触发器与JK触发器工作电路。
【实验器件】
1．十进制计数器74HC160一片，其引脚特性如图5-1所示。
图5-1 十进制计数器74HC160芯片封装图
1）MR=0，计数器清零。
2）MR=1,PE=0,装入初始值。
3）MR=1,PE=1，CET=CEP=1，计数
4）MR=1,PE=1，CET或CEP至少一个为0，计数值保持不变，这里，可以把CET设为1，CEP用开关控制。
2．七段译码器74LS48一片，其引脚特性如图5-2所示。
图5-2七段译码器74LS48芯片封装图
3．8字数码管1片，其引脚特性如图5-3所示
图5-3 8字数码管芯片封装图
4．12个10k的电阻和8个发光二极管，一个8路开关，5v电源，面包板一块，导线若干条。
5．晶振电路与CD4060
【实验步骤】
1．在Cadence中绘制如图5-4所示的原理图
图5-4 十进制计数电路图
3.在面包板上实现该电路
根据实验器件的芯片引脚图在面包板上实现图2-2所示的电路。
十进制加法计数器
十进制加法器设计1课程设计的任务与要求 课程设计的任务1、综合应用数字电路知识设计一个十进制加法器。
了解各种元器件的原理及其应用。
2、了解十进制加法器的工作原理。
3、掌握multisim 软件的操作并对设计进行仿真。
4、锻炼自己的动手能力和实际解决问题的能力。
5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。
课程设计的要求1、设计一个十进制并运行加法运算的电路。
2、0-9十个字符用于数据输入。
3、要求在数码显示管上显示结果。
2十进制加法器设计方案制定 加法电路设计原理图1加法运算原理框图如图1所示第一步置入两个四位二进制数。
例如（1001）2,（0011）2和（0101）2，（1000），同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
2第二步将置入的数运用加法电路进行加法运算。
第三步前面所得结果通过另外两个七段译码器显示。
即：加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。
运算方案通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。
数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。
四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。
由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
3十进制加法器电路设计加法电路的实现用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。
十进制加减法数字电路课程设计报告
十进制加减法数字电路课程设计报告Company Document number：WTUT-WT88Y-W8BBGB-BWYTT-19998设计名称：设计一个一位十进制加减法器设计内容：1、0-9十个字符和“+”“-”分别对应一个按键，用于数据输入。
2、用一个开关控制加减法器的开关状态。
3、要求在数码显示管上显示结果。
设计目的与要求：1、学习数字逻辑等电路设计方法，熟知加减法器、编码器、译码显示的工作原理及特点；2、培养勤奋认真、分析故障和解决问题的能力。
设计环境或器材、原理与说明：环境：利用多功能虚拟软件Multism8进行电路的制作、调试，并生成文件。
器材：74LS283或者4008， 4个异或门（一片74LS86）（减法）；74LS08，3输入或门（加法） 设计原理:图1分析：如图1所示，第一步置入两个四位二进制数（要求置入的数小于1010），如（1001）2和（0111）2，同时在两个七段译码显示器上显示出对应的十进制数9和7；第二步通过开关选择运算方式加或者减；第三步，若选择加运算方式，所置数送入加法运算电路进行运算，同理若选择减运算方式，则所置数送入减法运算电路运算；第四步，前面所得结果通过另外两个七段译码器显示。
设计过程（步骤）或程序代码：实验电路：1:减法电路的实现：（1）：原理：如图1所示（如下），该电路功能为计算A-B。
若n位二进制原码为N原，则与它相对应的补码为N补=2n-N原，补码与反码的关系式为N 补=N反+1，A-B=A+B补-2n=A+B反+1-2n(2)：因为B○+1= B非，B○+0=B，所以通过异或门74LS86对输入的数B求其反码，并将进位输入端接逻辑1以实现加1，由此求得B的补码。
加法器相加的结果为：A+B反+1，(3)：由于2n=24=(10000)2,相加结果与相2n减只能由加法器进位输出信号完成。
当进位输出信号为1时，它与2n的差为0；当进位输出信号为0时，它与2n差值为1，同时还要发出借位信号。
eda实验报告十进制计数器设计流程
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EDA实验三 含异步清0和同步时钟使能的十进制
实验三含异步清0和同步时钟使能的十进制加法法计数器一、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
二、实验原理实验图1是一含计数使能、异步复位十进制加法计数器，例1是其VHDL描述。
由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；D[3..0]是4位数据输入端。
当ENA为'1'时，多路选择器将加1器的输出值加载于锁存器的数据端；当ENA为'0'时将"0000"加载于锁存器。
图1 含计数使能、异步复位十进制加法计数器三、实验内容在MAX+plusII上参照例1(4位二进制计数器)进行设计、编辑、编译、综合、适配、仿真。
说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
1.设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B ISPORT (CLK : IN STD_LOGIC;RST : IN STD_LOGIC;LOAD : IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT4B;ARCHITECTURE behav OF CNT4B ISSIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK, RST, LOAD)BEGINIF RST = '1' THEN CQI <= "0000";ELSIF CLK'EVENT AND CLK = '1' THENIF LOAD = '1' THEN CQI <= D;IF CQI="1001" THEN CQI<="0000";ELSIF CQI<=CQI+1 THENEND IF;END IF;END IF;OUTY <= CQI;END PROCESS P_REG ; --进位输出COUT<=CQI(0) AND NOT(CQI(1))AND NOT(CQI(2))AND CQI(3); END behav;2.编辑（如图）3.编译（如图）4.四、引脚锁定以及硬件下载测试。
EDA实验报告：十进制计数器
Select SEG7 O/P Q : buffer STD_LOGIC_VECTOR( 3 DOWNTO 0); --
3
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Number Display Signal M : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
); END jishuqi; ARCHITECTURE a OF jishuqi IS
A. 时钟信号（CLK）为上升沿时，计数一次； B. 十进制数计数 0~9，满 9 进 1； 2．D 触发器是 CMOS 数字集成电路单元中时序逻辑电路中的重要组成部 分之一；D 触发器属于时钟控制触发，时钟信号为高电平时触发器改变 输出状态。 3.当时钟信号（CLK）为高电平，且 CLR 也为高电平时，计数清 0，CLR 是高电平清 0 还是低电平清 0 是由程序指定； 4．当使能信号 EN 为低电平的时候，保持；EN 是高电平还是低电平保持 是由程序指定；
重庆三峡学院实验报告纸当时钟信号clk为高电平且clr也为高电平时计数清0并重新开始计数
实验报告
课程名称
EDA 原理及应用
实验名称
十进制计数器
实验类型 验证 系别 年级班别 级 班 学生姓名 实验教师 编号
学时 专业 开出学期 学号 成绩
2 第期
年月 日
一、实验目的
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1. 熟悉数码管的工作原理；
6
重庆三峡学院实验报告纸
2. 将未分配的管脚置为三态输入： 【Assignments】→【Device…】 →【Device】 →【Device & Pin
Options…】 →【Unused Pins】 →【Reserve all unused pins : AS input tri-stated】。 四、实验总结 1.通过本次实验了解十进制同步加载、异步复位计数器的工作原理：
EDA课程设计--2位十进制四则运算器电路
《电子设计自动化》课程设计题目：2位十进制四则运算器电路院（系）专业届别班级学号姓名任课老师摘要本次设计的目的是通过QuartusII软件实现输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果（发光二极管显示运算模式；调用LPM_MULT、LPM_CONSTANT及LPM_DIVIDE模块）。
实现的方法是利用四则运算的规律进行初步设计，然后进行调整和修改。
最终结果要求：随机的输入两个数，经过加法、减法、乘法和除法的运算，可以得到正确的运算结果。
主要分为4大部分：一、2位十进制数模块；二、加减乘除四则运算四个小模块；三、加减乘除四则运算的选择模块；四、处理输出结果的模块。
目录1 系统设计 (4)2 单元电路设计 (5)3 软件设计 (5)4 系统测试 (14)5 结论 (14)6 参考文献 (14)1、系统设计一、设计要求：输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果；发光二极管显示运算模式；可调用LPM_MULT及LPM_DIVIDE模块。
二、系统设计方案：（1）系统设计思路要完成2位十进制四则运算器电路，首先，需要生成2个两位的十进制数，其次，需要加减乘除四个运算，然后，四种运算的选择，最后，对输出结果的处理。
2个2位十进制模块：法一，用两个100进制计数器构成；法二，用4个10进制计数器构成。
因为add1模块（后面详细介绍）只有两个输入口，所以选择法一比较方便。
加减乘除四则运算：①加法：写一个加法程序，制成模块，再分别取出它的各位、十位、百位。
②减法：写一个减法程序，用调用LPM的方法制成一个模块，在分别取出它的各位、十位和符号位。
③乘法：直接调用内部LPM，制成乘法模块。
④除法：直接调用内部LPM，制成除法模块。
加减乘除运算的选择：写一个4路选择器，分别选择加减乘除。
对输出结果的处理：写一个程序，对应不同选择下的不同输出，注意位数（加法：输出在0～198之间，需3个LED灯来显示；减法：输出在0～99之间，需3个LED灯（其中一个符号位）；乘法：输出在0～9801之间，需4个LED灯；除法：输出在0～99之间，需2个LED灯。
EDA课程设计方案之2位十进制四则运算器电路四则运算器
《电子设计自动化》课程设计题目： 2位十进制四则运算器电路院（系）信息科学与工程学院专业通信工程届别 2011级班级学号姓名任课老师彭盛亮摘要本设计是利用EDA技术实现的2位十进制四则运算器，是基于QuartusII7.2软件，利用其强大、直观、便捷和操作灵活的原理图输入设计的功能来完成本次设计的。
此设计利用QuartusII7.2中的EP2C5T144C8芯片来控制整个程序的运行，用七段数码管显示各个输入和输出，用LED灯的亮灭来显示运算模式，而软件部分则是由VHDL 语言来编写的，是通过精心的设计和合理的规划而完成的设计。
设计完成后的运算器不仅能实现数据的加减乘除运算，而且还能使数据及其计算结果在数码管上显示出来，能够实现0-99的十进制数字四则运算。
目录第一章系统设计 (1)1.1设计要求 (1)1.2系统设计方案 (1)1.2.2总体方案的论证 (2)1.2.4各功能块的划分和组成 (3)第二章单元电路设计 (4)2.1 输入模块 (4)2.2加法模块 (5)2.3减法模块 (5)2.4乘法模块 (6)2.5 除法模块 (7)2.6 模式选择模块 (8)2.7输出模块 (8)第三章软件设计 (9)3.1 软件设计平台、开发工具和实现方法 (9)3.2程序的流程方框图 (9)3.3实现的功能及程序清单 (10)3.3.1百进制计数器 (10)3.3.2四选一数据选择器 (11)3.3.3加法模块： (12)3.3.4减法模块 (12)3.3.5乘法模块 (13)3.3.6除法模块 (13)3.3.7输出模块 (13)第四章系统测试 (15)4.1 功能的测试方法、步骤 (15)4.2 仪器设备 (16)第五章结论 (16)参考文献 (16)附录A 电路图图纸 (17)附录B 软件程序 (20)第一章系统设计1.1设计要求输入两个2位十进制数（0~99），输出它们的四则运算（加减乘除）结果；发光二极管显示运算模式；可调用LPM_MULT及LPM_DIVIDE模块。
基于EDA的三位十进制计数器
基于EDA的三位十进制计数器三位十进制计数器一、设计目的采用文本输入法设计三位十进制加法计数器。
编写VHDL源代码，得出正确的仿真波形，并在实验开发系统上进行硬件演示。
二、设计内容设计一个三位10进制计数器，对计数器相关的理论进行分析、归纳和总结；三位10进制计数器的结构组成及原理分析。
程序代码（含注释）；给出程序中主要函数或者语句的功能说明和使用说明；给出程序仿真运行结果和图表、以及实验结果分析和总结。
三、计数器设计原理计数器的输入信号是计数信号（CLK），门控信号是手动清零信号（RESET）、手动允许计数（ENA）。
清零信号Rest为1时，保持在清零状态，计数脉冲上升沿无效；允许计数端为0时，为保持状态，这时保持至最后一个计数，计数脉冲上升沿无效；清零信号为0，允许计数信号为1时，计数器上升沿脉冲计数。
计数器是在数字系统中使用最多的时序电路，它不仅能用于对时钟脉冲计数，还可以用于分频，定时，产生节拍脉冲和脉冲序列以及进行数字运算等。
计数器是一个典型的时序电路，分析计数器就能更好地了解时序电路的特性。
三位十进制计数显示器的设计分三步完成。
先设计十进制计数电路，再设计显示译码电路，最后建立一个顶层文件将两者连接起来。
四、设计程序代码1）三位十进制计数程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COU10 ISPORT(CLK,RESET,CIN :IN STD_LOGIC;CO :OUT STD_LOGIC;BCDAP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDBP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDCP :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END COU3;ARCHITECTURE BEHAVE OF COU3 ISSIGNAL BCDAN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDBN:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL BCDCN:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINBCDAP<=BCDAN;BCDBP<=BCDBN;BCDCP<=BCDCN;KK1:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDAN<="0000";ELSIF(CIN='1')THENIF(BCDAN="1001")THENBCDAN<="0000";ELSEBCDAN<=BCDAN+'1';END IF;END IF;END IF;END PROCESS KK1;KK2:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDBN<="0000";ELSIF(CIN='1') AND (BCDAN="1001")THENIF(BCDBN="1001")THENBCDBN<="0000";ELSEBCDBN<=BCDBN+'1';END IF;END IF;END IF;END PROCESS KK2;KK3:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1')THENIF(RESET='0')THENBCDCN<="0000";ELSIF(CIN='1') AND (BCDBN="1001") AND (BCDAN="1001")THENIF(BCDCN="1001")THENBCDCN<="0000";ELSEBCDCN<=BCDCN+'1';END IF;END IF;END IF;END PROCESS KK3;END BEHAVE;2）显示译码器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY YIMAQI ISPORT(II:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Y :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END SEG7;ARCHITECTURE BEHAVE OF SEG7 ISSIGNAL INDATA:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN INDATA<=II;PROCESS(INDATA)BEGINCASE INDATA ISWHEN"0000"=> Y<="0000001";WHEN"0001"=> Y<="1001111";WHEN"0010"=> Y<="0010010";WHEN"0011"=> Y<="0000110";WHEN"0100"=> Y<="1001100";WHEN"0101"=> Y<="0100100";WHEN"0110"=> Y<="0100000";WHEN"0111"=> Y<="0001111";WHEN"1000"=> Y<="0000000";WHEN"1001"=> Y<="0000100";WHEN"1010"=> Y<="0001000";WHEN"1011"=> Y<="1100000";WHEN"1100"=> Y<="0110001";WHEN"1101"=> Y<="1000010";WHEN"1110"=> Y<="0110000";WHEN"1111"=> Y<="0111000";WHEN OTHERS=>Y<="XXXXXXX";END CASE;END PROCESS;END BEHAVE;3）顶层文件：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DINGCEN ISPORT(CLK,RESET,ENA:IN STD_LOGIC;SEG1: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SEG2: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); SEG3: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COU37SEG;ARCHITECTURE X37 OF COU37SEG IS COMPONENT SEG7PORT(II:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Y :OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END COMPONENT;COMPONENT COU3PORT(CLK,RESET,CIN:IN STD_LOGIC;BCDAP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDBP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); BCDCP: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT;SIGNAL A,B,C:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINU0:COU3 PORT MAP(CLK,RESET,ENA,A,B,C);U1:SEG7 PORT MAP(A,SEG1);U2:SEG7 PORT MAP(B,SEG2);U3:SEG7 PORT MAP(C,SEG3);END X37;五、程序设计步骤1）打开ispEXPERT软件，建立一个新的工程cnt10;1 单击菜单File→New Project2 输入工程路径，工程名2）建立VHDL文件单击File→New菜单项，选择VHDL File选项，单击OK按钮以建立VHDL文件，分别建立十进制计数程序的vhd文件COU10.vhd，显示译码器vhd文件YIMAQI.vhd和顶层文件DINGNGCEN.vhd 3）然后设定管脚4）最后保存编译运行，生成可下载到板子里面的jed文件5）器件下载6）波形仿真结果六、设计结果与分析三位十进制加法计数器实现了从000到999的计数，当计数到999时，计数器的输出置0，下一次又从0到999计数。
EDA课程设计---十进制加法计数器
课程设计说明书题目：十进制加法计数器学院（系）：电气工程学院年级专业：学号：学生姓名：**课程设计（论文）任务书院（系）：电气工程学院基层教学单位：电子实验中心说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
年月日目录第1章摘要 (4)第2章十进制加法器设计说明 (5)2.1 设计思路 (5)2.2 流程图 (5)2.3 模块介绍 (6)2.4 真值表 (6)第3章原理图分析 (11)3.1 整体原理图 (11)3.2 输入转换部分设计 (12)3.3 蜂鸣器部分 (12)3.4 加法器部分 (13)3.5 B-BCD（二进制转换为BCD码） (13)3.6 动态数码管部分 (14)第4章波形仿真图及结果分析 (16)第5章管脚锁定及硬件连线 (21)第6章总结 (22)参考文献 (23)**评审意见表 (24)摘要十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。
n位BCD码行波式进位加法器由n级组成,每一级将一对4位的BCD数字相加,并通过一位进位线与其相邻级连接。
在十进制运算时,当相加二数之和大于9时,便产生进位。
用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，由加法器和比较器完成功能的实现。
加法器的加数和被加数若大9则蜂鸣器警报5秒，数码管显示为0，由比较器和计数器控制。
动态数码管由计数器、数据选择器、译码器完成显示功能。
关键词：十进制加法器、动态数码管显示、蜂鸣器警报第二章十进制加法器设计说明2.1 设计思路根据项目要求设计的十进制加法器有两个输入，及加数和被加数，分别是用四个拨码开关表示的四位二进制数，即输入的范围为0到15；有一个输出，即两个加数相加的结果。
加数、被加数和结果都需要显示在动态数码管上，并且，加数或被加数若大于9，则蜂鸣器报警5秒钟，且显示为0.根据要求，设计加数和被加数的合法范围为0到9，故当输入的加数大于9的时候需要将其统一变换成0。
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4.1 管脚锁定 端口编号 A0 A1 A2 A3 B0 B1 B2 B3 CLK1HZ CLH1K DA DB DC DD DE DF DG FMQ SS0 SS1 SS2
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2.5 位选封转模块原理图 封装后模块
封装内部电路
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2.6 二进制——七段码译码原理图
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第三章 波形与仿真
3.1 蜂鸣器模块仿真波形
当加数小于 9 时，FMQ 端为低电平，当加数大于 9，FMQ 端变为高电平，持续 5 个脉冲周 期后又跳变为低电平。 3.2 位选模块仿真波形
译码模块 译码器 7448 的工作仅仅是把从动态显示模块得到四位二进制数转换成 七段数码管码后输出。
1.3 真值表
7485 真值表
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74283 真值表
74153 真值表
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7448 真值表
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个位显示为低四位加 6（0110）后对应的十进制数。使用比较器 7458 比较相加结果低四 位与 10（1010）的大小，大于等于端同 74283 的进位端经过或运算后输入到数据选择器 74153 的 A 端，B 端低电平，分别选择相加结果小于 10 与大于 10 个位的显示。
动态显示模块 计数器 74161 构成 4 进制计数器，时钟周期 1KHZ，产生位选信号 SS0SS1，位选信号 SS2 接低电平。两片双四选一数据选择器 74153 的 A、B 端分别接到 位选信号 SS0、SS1 上。被加数、加数、和的十位、个位的最高位、次高位分别接到 74153 （1）的 1C 四个端、2C 四个端，次低位、最低位分别接到 74153（2）的 1C 四个端、2C 四个端。位选信号为 000 时，选择输出 74153（1）的 1C0、2C0，74153（2）的 1C0、 2C0，即把被加数的四位二进制数选择输出给译码模块；位选信号为 001 时，选择输出 74153（1）的 1C1、2C1，74153（2）的 1C1、2C1，即把加数的四位二进制数选择输出 给译码模块。
●学会使用 Max+PlusII 软件和实验箱 工 作 ●独立完成电路设计，编程下载、连接电路和调试 量
●参加答辩并书写任务书
1. 了解 EDA 的基本知识，学习使用软件 Max+PlusII，下发任务书，开始电路
工பைடு நூலகம்
设计；
作 2. 学习使用实验箱，继续电路设计；
计 3. 完成电路设计；
划 4. 编程下载、连接电路、调试和验收；
5. 答辩并书写任务书。
参 《数字电子技术基础》.阎石主编.高等教育出版社. 考 《EDA 课程设计 B 指导书》.
资
料
指导教师签字
基层教学单位主任签字
说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
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第二章 原理图………………………………………………………………………………5 2.1 主原理图……………………………………………………………………………5 2.2 输入模块原理图……………………………………………………………………6 2.3 蜂鸣器模块原理图…………………………………………………………………6 2.4 加法模块原理图……………………………………………………………………7 2.5 位选封装模块原理图………………………………………………………………7 2.6 二进制——七段码译码模块原理图………………………………………………8
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2.1 主电路原理图
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第二章 原理图
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2.2 输入模块原理图
2.3 蜂鸣器模块原理图
2.4 加法模块原理图
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目录
第一章 设计说明……………………………………………………………………………1 1.1 设计思路……………………………………………………………………………1 1.2 模块介绍……………………………………………………………………………1 1.3 真值表………………………………………………………………………………2
9 进行比较，当加数、被加数小于等于 9 时，比较器输出高电平，输入有效，当加数、 被加数大于 9 时，比较器输出低电平，该输入数无效，置为“0”，此时蜂鸣器报警，由 T 触发器与计数器完成 5s 定时，蜂鸣器报警完毕。使用全加器完成被加数与加数的相加， 相加结果经过进位及译码处理后用两个数码管显示结果。数码管采用动态显示方式，前 两位分别显示被加数、加数，后两位显示相加结果。
加法模块 四位二进制全加器 74283 的 A 端接被加数，B 端接加数，相加结果为五 位二进制，范围为 0 ~18（0 0000~1 0010）。当相加结果小于 10（0 1010），即进位信号 为 0 且低四位小于 1010，数码管十位显示“0”，个位显示低四位对应的十进制数；当结 果大于 10（0 1010），即进位信号为 1 或低四位大于等于 1010，,数码管十位显示“1”，
蜂鸣器模块 触发方式为边沿触发的 JK 触发器 7476 构成 T 触发器，十六进制加法 计数器 74161 构成 5 进制计数器。7476 Q 端接 74161 的 ENP、ENT 端和蜂鸣器。当 7476 的 CLK 端接收到一个上升沿后，Q 端由 0 变为 1，蜂鸣器开始报警，74161 开始计数（时 钟频率为 1HZ），计数到 5（0101）时，给 7476 和 74161 清零信号，7476 被清零，Q 端 变为 0，此时虽然 CLK 保持 1，但是上升沿已经过了，故 Q 端状态不再改变，仍然保持 0，一直等待下次的上升沿，即完成了蜂鸣器报警 5s。
第三章 波形与仿真…………………………………………………………………………9 3.1 蜂鸣器模块波形仿真………………………………………………………………9 3.2 位选模块波形仿真…………………………………………………………………10 3.3 主电路波形仿真……………………………………………………………………11
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第五章 总结
一周的 EDA 课程设计中，我学到了不少知识，首先是学会简单地使用 MAX+plus II 10.2 这个软件进行数字电路的设计与仿真，其次是了解了实验箱的电路原理。
在本次课程设计中，遇到并解决了几个从未遇到的困难，一个是如何用数字电路完 成定时。我想到了 T 触发器，数电课上学到 T 触发器在时钟信号有效的时候能够实现状 态翻转，于是用边沿 JK 触发器构成 T 触发器，并配合计数器分频做成延时电路模块。第 二个困难是如何用 5 位二进制数经过译码以后使两个数码管显示 00~18。个位数码管能 表示 0~9，当要显示的数大于 9 以后，向十位数码管进位，那么个位要如何处理呢？整 整的思考了一天，从微机原理中的码制转换入手，最终找到了解决办法，将要显示的数 与 10 比较，若小于 10 则到个位数码管显示，若大于或等于 10，则十位数码管显示 1， 个位数码管为原数减 10，即减 1010，将-1010 取补后得+0110，便将减法换成了加法运 算。
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SS2SS1SS0=000 时，D4D3D2D1=（1-8）（1-4）（1-2）（1-0） SS2SS1SS0=001 时，D4D3D2D1=（2-8）（2-4）（2-2）（2-0） SS2SS1SS0=010 时，D4D3D2D1=（3-8）（3-4）（3-2）（3-0） SS2SS1SS0=011 时，D4D3D2D1=（4-8）（4-4）（4-2）（4-0） 3.3 主电路仿真波形
1、当加数被加数均小于或等于 9 时
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当加数或被加数均小于等于 9 时，设置数均有效，相加结果七段码及十六进制数如 图所示
2、当加数或被加数大于 9 时
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当加数或被加数大于 9，蜂鸣器信号高电平 5s，大于 9 的数当做 0 处理，输出结果 的七段码及十六进制数如图所示
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参考文献
1 常丹华. 数字电子技术基础. 电子工业出版社，2011 年 2 康华光. 电子技术基础 数字部分（第四版）. 高等教育出版社，2004 年 3 阎石主. 数字电子技术基础. 高等教育出版社. 4 《EDA 课程设计 B 指导书》.
锁定管脚 39 40 41 44 45 46 47 53 8 9 174 176 179 189 191 193 196 38 83 86 88
4.2 硬件连线 A 口四位拨码开关、B 口四位拨码开关内锁，不必外接导线； FMQ 控制端内锁，不必外接导线，用跳冒将 JBUZZER 短接； CLK1HZ 内锁，不必外接导线，用跳冒将 CLK3 短接，将 1HZ 短接； CLK1K 内锁，不必外接导线，用跳冒将 CLK9 短接，将 1024HZ 短接； DA,DB,DC,DD,DE,DF,DG 接口外锁，用导线分别接到动态数码管的段位引线端口； SS0，SS1，SS2 接口外锁，用导线分别连接到试验箱动态数码管位选端口；