EDA课程设计之十进制加法器
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个位显示为低四位加 6（0110）后对应的十进制数。使用比较器 7458 比较相加结果低四 位与 10（1010）的大小，大于等于端同 74283 的进位端经过或运算后输入到数据选择器 74153 的 A 端，B 端低电平，分别选择相加结果小于 10 与大于 10 个位的显示。
动态显示模块 计数器 74161 构成 4 进制计数器，时钟周期 1KHZ，产生位选信号 SS0SS1，位选信号 SS2 接低电平。两片双四选一数据选择器 74153 的 A、B 端分别接到 位选信号 SS0、SS1 上。被加数、加数、和的十位、个位的最高位、次高位分别接到 74153 （1）的 1C 四个端、2C 四个端，次低位、最低位分别接到 74153（2）的 1C 四个端、2C 四个端。位选信号为 000 时，选择输出 74153（1）的 1C0、2C0，74153（2）的 1C0、 2C0，即把被加数的四位二进制数选择输出给译码模块；位选信号为 001 时，选择输出 74153（1）的 1C1、2C1，74153（2）的 1C1、2C1，即把加数的四位二进制数选择输出 给译码模块。
参考文献 ……………………………………………………………………………………15
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Electrical engineering and automation
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燕山大学课程设计说明书 -5-
燕山大学课程设计说明书
第一章 设计说明
1.1 设计思路 分别用 4 个拨码开关设置被加数和加数，加数和被加数输入以后分别经过比较器与
- 13 -
第五章 总结
一周的 EDA 课程设计中，我学到了不少知识，首先是学会简单地使用 MAX+plus II 10.2 这个软件进行数字电路的设计与仿真，其次是了解了实验箱的电路原理。
在本次课程设计中，遇到并解决了几个从未遇到的困难，一个是如何用数字电路完 成定时。我想到了 T 触发器，数电课上学到 T 触发器在时钟信号有效的时候能够实现状 态翻转，于是用边沿 JK 触发器构成 T 触发器，并配合计数器分频做成延时电路模块。第 二个困难是如何用 5 位二进制数经过译码以后使两个数码管显示 00~18。个位数码管能 表示 0~9，当要显示的数大于 9 以后，向十位数码管进位，那么个位要如何处理呢？整 整的思考了一天，从微机原理中的码制转换入手，最终找到了解决办法，将要显示的数 与 10 比较，若小于 10 则到个位数码管显示，若大于或等于 10，则十位数码管显示 1， 个位数码管为原数减 10，即减 1010，将-1010 取补后得+0110，便将减法换成了加法运 算。
第四章 管脚锁定及硬件连线
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4.1 管脚锁定 端口编号 A0 A1 A2 A3 B0 B1 B2 B3 CLK1HZ CLH1K DA DB DC DD DE DF DG FMQ SS0 SS1 SS2
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课设之前，我只知道用单片机控制的方式完成数码管的动态扫描显示。经过老师的 原理讲解后，再加上我根据原理的一些思考，最终完成了由硬件电路完成数码管动态扫 描方式显示。
本次课设让我将数电上学到了理论知识运用到实际设计中，并让我知道了学科之间 的关联。
感谢两位指导老师的教导，感谢学校提供的课设设备！
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●学会使用 Max+PlusII 软件和实验箱 工 作 ●独立完成电路设计，编程下载、连接电路和调试 量
●参加答辩并书写任务书
1. 了解 EDA 的基本知识，学习使用软件 Max+PlusII，下发任务书，开始电路
工
设计；
作 2. 学习使用实验箱，继续电路设计；
计 3. 完成电路设计；
划 4. 编程下载、连接电路、调试和验收；
加法模块 四位二进制全加器 74283 的 A 端接被加数，B 端接加数，相加结果为五 位二进制，范围为 0 ~18（0 0000~1 0010）。当相加结果小于 10（0 1010），即进位信号 为 0 且低四位小于 1010，数码管十位显示“0”，个位显示低四位对应的十进制数；当结 果大于 10（0 1010），即进位信号为 1 或低四位大于等于 1010，,数码管十位显示“1”，
1.2 模块介绍 输入模块 使用 8 个拨码开关，分为两组，每 4 个拨码用来设置被加数和加数，设
置值范围为 0~15（0000~ffff）。设置被加数与加数后，被加数和加数分别与 9（1001）进 行比较，小于等于 9（1001）的数才能被送至加法模块和二进制——七段码译码模块， 否则，大于 9 的数将被置 0（0000）并将 0（0000）送至加法模块和二进制——七段码译 码模块，同时发送出一个高电平给蜂鸣器模块。
学号
学生姓名
专业（班级）
设计题目
十进制加法器
设
计
技 ●在数码管上显示加数、被加数和结果 术 ●设置加数和被加数，当加数和被加数超过 9 时均按 0 处理 参
数
设 ●在 4 个数码管显示加数、被加数和结果
计 ●分别用 4 个拨码开关设置加数和被加数 要 ●当加数、被加数超过 9 时，蜂鸣器报警 5 秒 求
第二章 原理图………………………………………………………………………………5 2.1 主原理图……………………………………………………………………………5 2.2 输入模块原理图……………………………………………………………………6 2.3 蜂鸣器模块原理图…………………………………………………………………6 2.4 加法模块原理图……………………………………………………………………7 2.5 位选封装模块原理图………………………………………………………………7 2.6 二进制——七段码译码模块原理图………………………………………………8
锁定管脚 39 40 41 44 45 46 47 53 8 9 174 176 179 189 191 193 196 38 83 86 88
4.2 硬件连线 A 口四位拨码开关、B 口四位拨码开关内锁，不必外接导线； FMQ 控制端内锁，不必外接导线，用跳冒将 JBUZZER 短接； CLK1HZ 内锁，不必外接导线，用跳冒将 CLK3 短接，将 1HZ 短接； CLK1K 内锁，不必外接导线，用跳冒将 CLK9 短接，将 1024HZ 短接； DA,DB,DC,DD,DE,DF,DG 接口外锁，用导线分别接到动态数码管的段位引线端口； SS0，SS1，SS2 接口外锁，用导线分别连接到试验箱动态数码管位选端口；
第四章 管脚锁定及硬件连线……………………………………………………………13 4.1 管脚锁定…………………………………………………………………………13 4.2 硬件连线…………………………………………………………………………13
第五章 总结 ………………………………………………………………………………14
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参考文献
1 常丹华. 数字电子技术基础. 电子工业出版社，2011 年 2 康华光. 电子技术基础 数字部分（第四版）. 高等教育出版社，2004 年 3 阎石主. 数字电子技术基础. 高等教育出版社. 4 《EDA 课程设计 B 指导书》.
蜂鸣器模块 触发方式为边沿触发的 JK 触发器 7476 构成 T 触发器，十六进制加法 计数器 74161 构成 5 进制计数器。7476 Q 端接 74161 的 ENP、ENT 端和蜂鸣器。当 7476 的 CLK 端接收到一个上升沿后，Q 端由 0 变为 1，蜂鸣器开始报警，74161 开始计数（时 钟频率为 1HZ），计数到 5（0101）时，给 7476 和 74161 清零信号，7476 被清零，Q 端 变为 0，此时虽然 CLK 保持 1，但是上升沿已经过了，故 Q 端状态不再改变，仍然保持 0，一直等待下次的上升沿，即完成了蜂鸣器报警 5s。
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年月 日
-3-
目录
第一章 设计说明……………………………………………………………………………1 1.1 设计思路……………………………………………………………………………1 1.2 模块介绍……………………………………………………………………………1 1.3 真值表………………………………………………………………………………2
5. 答辩并书写任务书。
参 《数字电子技术基础》.阎石主编.高等教育出版社. 考 《EDA 课程设计 B 指导书》.
资
料
指导教师签字
基层教学单位主任签字
说明：此表一式四份，学生、指导教师、基层教学单位、系部各一份。
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9 进行比较，当加数、被加数小于等于 9 时，比较器输出高电平，输入有效，当加数、 被加数大于 9 时，比较器输出低电平，该输入数无效，置为“0”，此时蜂鸣器报警，由 T 触发器与计数器完成 5s 定时，蜂鸣器报警完毕。使用全加器完成被加数与加数的相加， 相加结果经过进位及译码处理后用两个数码管显示结果。数码管采用动态显示方式，前 两位分别显示被加数、加数，后两位显示相加结果。
1、当加数被加数均小于或等于 9 时
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当加数或被加数均小于等于 9 时，设置数均有效，相加结果七段码及十六进制数如 图所示
2、当加数或被加数大于 9 时
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当加数或被加数大于 9，蜂鸣器信号高电平 5s，大于 9 的数当做 0 处理，输出结果 的七段码及十六进制数如图所示
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2.1 主电路原理图
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第二章 原理图
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2.2 输入模块原理图
2.3 蜂鸣器模块原理图
2.4 加法模块原理图
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Electrical enBaidu Nhomakorabeaineering and automation
译码模块 译码器 7448 的工作仅仅是把从动态显示模块得到四位二进制数转换成 七段数码管码后输出。
1.3 真值表
7485 真值表
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74283 真值表
74153 真值表
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7448 真值表
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2.5 位选封转模块原理图 封装后模块
封装内部电路
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2.6 二进制——七段码译码原理图
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第三章 波形与仿真
3.1 蜂鸣器模块仿真波形
当加数小于 9 时，FMQ 端为低电平，当加数大于 9，FMQ 端变为高电平，持续 5 个脉冲周 期后又跳变为低电平。 3.2 位选模块仿真波形
第三章 波形与仿真…………………………………………………………………………9 3.1 蜂鸣器模块波形仿真………………………………………………………………9 3.2 位选模块波形仿真…………………………………………………………………10 3.3 主电路波形仿真……………………………………………………………………11
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题目：
十进制加法器
学院（系）： 年级专业： 学 号： 学生姓名： 指导教师： 教师职称：
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燕山大学课程设计（论文）任务书
院（系）：电气工程学院
基层教学单位：电子实验中心
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SS2SS1SS0=000 时，D4D3D2D1=（1-8）（1-4）（1-2）（1-0） SS2SS1SS0=001 时，D4D3D2D1=（2-8）（2-4）（2-2）（2-0） SS2SS1SS0=010 时，D4D3D2D1=（3-8）（3-4）（3-2）（3-0） SS2SS1SS0=011 时，D4D3D2D1=（4-8）（4-4）（4-2）（4-0） 3.3 主电路仿真波形
个位显示为低四位加 6（0110）后对应的十进制数。使用比较器 7458 比较相加结果低四 位与 10（1010）的大小，大于等于端同 74283 的进位端经过或运算后输入到数据选择器 74153 的 A 端，B 端低电平，分别选择相加结果小于 10 与大于 10 个位的显示。
动态显示模块 计数器 74161 构成 4 进制计数器，时钟周期 1KHZ，产生位选信号 SS0SS1，位选信号 SS2 接低电平。两片双四选一数据选择器 74153 的 A、B 端分别接到 位选信号 SS0、SS1 上。被加数、加数、和的十位、个位的最高位、次高位分别接到 74153 （1）的 1C 四个端、2C 四个端，次低位、最低位分别接到 74153（2）的 1C 四个端、2C 四个端。位选信号为 000 时，选择输出 74153（1）的 1C0、2C0，74153（2）的 1C0、 2C0，即把被加数的四位二进制数选择输出给译码模块；位选信号为 001 时，选择输出 74153（1）的 1C1、2C1，74153（2）的 1C1、2C1，即把加数的四位二进制数选择输出 给译码模块。
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第一章 设计说明
1.1 设计思路 分别用 4 个拨码开关设置被加数和加数，加数和被加数输入以后分别经过比较器与
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第五章 总结
一周的 EDA 课程设计中，我学到了不少知识，首先是学会简单地使用 MAX+plus II 10.2 这个软件进行数字电路的设计与仿真，其次是了解了实验箱的电路原理。
在本次课程设计中，遇到并解决了几个从未遇到的困难，一个是如何用数字电路完 成定时。我想到了 T 触发器，数电课上学到 T 触发器在时钟信号有效的时候能够实现状 态翻转，于是用边沿 JK 触发器构成 T 触发器，并配合计数器分频做成延时电路模块。第 二个困难是如何用 5 位二进制数经过译码以后使两个数码管显示 00~18。个位数码管能 表示 0~9，当要显示的数大于 9 以后，向十位数码管进位，那么个位要如何处理呢？整 整的思考了一天，从微机原理中的码制转换入手，最终找到了解决办法，将要显示的数 与 10 比较，若小于 10 则到个位数码管显示，若大于或等于 10，则十位数码管显示 1， 个位数码管为原数减 10，即减 1010，将-1010 取补后得+0110，便将减法换成了加法运 算。
第四章 管脚锁定及硬件连线
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4.1 管脚锁定 端口编号 A0 A1 A2 A3 B0 B1 B2 B3 CLK1HZ CLH1K DA DB DC DD DE DF DG FMQ SS0 SS1 SS2
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课设之前，我只知道用单片机控制的方式完成数码管的动态扫描显示。经过老师的 原理讲解后，再加上我根据原理的一些思考，最终完成了由硬件电路完成数码管动态扫 描方式显示。
本次课设让我将数电上学到了理论知识运用到实际设计中，并让我知道了学科之间 的关联。
感谢两位指导老师的教导，感谢学校提供的课设设备！
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●学会使用 Max+PlusII 软件和实验箱 工 作 ●独立完成电路设计，编程下载、连接电路和调试 量
●参加答辩并书写任务书
1. 了解 EDA 的基本知识，学习使用软件 Max+PlusII，下发任务书，开始电路
工
设计；
作 2. 学习使用实验箱，继续电路设计；
计 3. 完成电路设计；
划 4. 编程下载、连接电路、调试和验收；
加法模块 四位二进制全加器 74283 的 A 端接被加数，B 端接加数，相加结果为五 位二进制，范围为 0 ~18（0 0000~1 0010）。当相加结果小于 10（0 1010），即进位信号 为 0 且低四位小于 1010，数码管十位显示“0”，个位显示低四位对应的十进制数；当结 果大于 10（0 1010），即进位信号为 1 或低四位大于等于 1010，,数码管十位显示“1”，
1.2 模块介绍 输入模块 使用 8 个拨码开关，分为两组，每 4 个拨码用来设置被加数和加数，设
置值范围为 0~15（0000~ffff）。设置被加数与加数后，被加数和加数分别与 9（1001）进 行比较，小于等于 9（1001）的数才能被送至加法模块和二进制——七段码译码模块， 否则，大于 9 的数将被置 0（0000）并将 0（0000）送至加法模块和二进制——七段码译 码模块，同时发送出一个高电平给蜂鸣器模块。
学号
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设计题目
十进制加法器
设
计
技 ●在数码管上显示加数、被加数和结果 术 ●设置加数和被加数，当加数和被加数超过 9 时均按 0 处理 参
数
设 ●在 4 个数码管显示加数、被加数和结果
计 ●分别用 4 个拨码开关设置加数和被加数 要 ●当加数、被加数超过 9 时，蜂鸣器报警 5 秒 求
第二章 原理图………………………………………………………………………………5 2.1 主原理图……………………………………………………………………………5 2.2 输入模块原理图……………………………………………………………………6 2.3 蜂鸣器模块原理图…………………………………………………………………6 2.4 加法模块原理图……………………………………………………………………7 2.5 位选封装模块原理图………………………………………………………………7 2.6 二进制——七段码译码模块原理图………………………………………………8
锁定管脚 39 40 41 44 45 46 47 53 8 9 174 176 179 189 191 193 196 38 83 86 88
4.2 硬件连线 A 口四位拨码开关、B 口四位拨码开关内锁，不必外接导线； FMQ 控制端内锁，不必外接导线，用跳冒将 JBUZZER 短接； CLK1HZ 内锁，不必外接导线，用跳冒将 CLK3 短接，将 1HZ 短接； CLK1K 内锁，不必外接导线，用跳冒将 CLK9 短接，将 1024HZ 短接； DA,DB,DC,DD,DE,DF,DG 接口外锁，用导线分别接到动态数码管的段位引线端口； SS0，SS1，SS2 接口外锁，用导线分别连接到试验箱动态数码管位选端口；
第四章 管脚锁定及硬件连线……………………………………………………………13 4.1 管脚锁定…………………………………………………………………………13 4.2 硬件连线…………………………………………………………………………13
第五章 总结 ………………………………………………………………………………14
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1 常丹华. 数字电子技术基础. 电子工业出版社，2011 年 2 康华光. 电子技术基础 数字部分（第四版）. 高等教育出版社，2004 年 3 阎石主. 数字电子技术基础. 高等教育出版社. 4 《EDA 课程设计 B 指导书》.
蜂鸣器模块 触发方式为边沿触发的 JK 触发器 7476 构成 T 触发器，十六进制加法 计数器 74161 构成 5 进制计数器。7476 Q 端接 74161 的 ENP、ENT 端和蜂鸣器。当 7476 的 CLK 端接收到一个上升沿后，Q 端由 0 变为 1，蜂鸣器开始报警，74161 开始计数（时 钟频率为 1HZ），计数到 5（0101）时，给 7476 和 74161 清零信号，7476 被清零，Q 端 变为 0，此时虽然 CLK 保持 1，但是上升沿已经过了，故 Q 端状态不再改变，仍然保持 0，一直等待下次的上升沿，即完成了蜂鸣器报警 5s。
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第一章 设计说明……………………………………………………………………………1 1.1 设计思路……………………………………………………………………………1 1.2 模块介绍……………………………………………………………………………1 1.3 真值表………………………………………………………………………………2
5. 答辩并书写任务书。
参 《数字电子技术基础》.阎石主编.高等教育出版社. 考 《EDA 课程设计 B 指导书》.
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9 进行比较，当加数、被加数小于等于 9 时，比较器输出高电平，输入有效，当加数、 被加数大于 9 时，比较器输出低电平，该输入数无效，置为“0”，此时蜂鸣器报警，由 T 触发器与计数器完成 5s 定时，蜂鸣器报警完毕。使用全加器完成被加数与加数的相加， 相加结果经过进位及译码处理后用两个数码管显示结果。数码管采用动态显示方式，前 两位分别显示被加数、加数，后两位显示相加结果。
1、当加数被加数均小于或等于 9 时
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当加数或被加数均小于等于 9 时，设置数均有效，相加结果七段码及十六进制数如 图所示
2、当加数或被加数大于 9 时
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当加数或被加数大于 9，蜂鸣器信号高电平 5s，大于 9 的数当做 0 处理，输出结果 的七段码及十六进制数如图所示
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第二章 原理图
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2.2 输入模块原理图
2.3 蜂鸣器模块原理图
2.4 加法模块原理图
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译码模块 译码器 7448 的工作仅仅是把从动态显示模块得到四位二进制数转换成 七段数码管码后输出。
1.3 真值表
7485 真值表
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2.6 二进制——七段码译码原理图
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第三章 波形与仿真
3.1 蜂鸣器模块仿真波形
当加数小于 9 时，FMQ 端为低电平，当加数大于 9，FMQ 端变为高电平，持续 5 个脉冲周 期后又跳变为低电平。 3.2 位选模块仿真波形
第三章 波形与仿真…………………………………………………………………………9 3.1 蜂鸣器模块波形仿真………………………………………………………………9 3.2 位选模块波形仿真…………………………………………………………………10 3.3 主电路波形仿真……………………………………………………………………11
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SS2SS1SS0=000 时，D4D3D2D1=（1-8）（1-4）（1-2）（1-0） SS2SS1SS0=001 时，D4D3D2D1=（2-8）（2-4）（2-2）（2-0） SS2SS1SS0=010 时，D4D3D2D1=（3-8）（3-4）（3-2）（3-0） SS2SS1SS0=011 时，D4D3D2D1=（4-8）（4-4）（4-2）（4-0） 3.3 主电路仿真波形