寄存器堆的设计

寄存器堆设计1、功能概述：MIPS指令格式中的寄存器号是5bits，指令可以访问25=32个32位的寄存器。

这样的一堆寄存器“堆在一起”构成一个寄存器堆（Register File）。

2、接口说明：寄存器堆模块接口信号说明表脉冲reg，复位端reg，写使能端reg,写地址reg，写数据reg，读地址一reg，读地址二reg，读数据一reg，读数据二reg；设计思路：1、复位处理是利用标志位flag实现的，当复位时，flag=0；利用i来计数，当i<31时，flag都等于0；直到i=32，复位完成，flag=1，这时，才可以进行写操作。

2、当复位时，需要32个脉冲才能将寄存器全部复位。

复位未完成，flag一直等于0。

若复位未完成时，进行写操作，这时，并不能写进去，便出错了。

所以，进行32分频，当寄存器可以写入时，复位已完成。

3、设计电路源代码//----32个32位寄存器堆module regfile(input reg, //脉冲input reg, //复位端input reg, //写使能端input [4:0] reg读地址一input [4:0] reg读地址二input [4:0] reg, //写地址input [31:0] reg, //写数据output [31:0] reg读数据一output [31:0] reg读数据二);//----------------------------------reg [31:0]regfiles[0:31]; //实现寄存功能reg [4:0] i; //实现flag的变换reg flag; //实现复位的标志reg reg; //实现写数据的脉冲reg [4:0]count;//---32分频处理always@(posedge reg or posedge reg)beginif(reg)begincount<=5'd0;reg<=1'b0;endelse if(count<5'd16)begincount<=count+1'b1;endelsebegincount<=5'd0;reg<=~reg;endend//---复位处理always@(posedge reg or posedge reg)beginif(reg)begini<=5'd0;flag<=1'b0;endelse if(i<5'b11111)begini<=i+1'b1;flag<=1'b0;endelseflag<=1'b1;end//---写操作always@(posedge reg)beginif(~flag)regfiles[i]<=32'd0;elsebeginif(reg(reg'd0)) //写使能端为一，写地址不为零beginregfiles[reg]<=reg; //写入endendend//---读操作assign reg(reg'd0)?32'd0:regfiles[reg];assign reg(reg'd0)?32'd0:regfiles[reg];////----------------------------------------endmodule4、设计电路仿真所设计的指令存储器模块电路，采用ISE仿真器工具进行了设计仿真验证，验证结果表明存储器功能以及接口时序完全正确，如下是仿真验证的波形图。

附件1是仿真激励源代码。

图5 寄存器堆电路读写仿真波形图附件1：module reg;// Inputsreg clk;reg rst;reg Wen;reg [4:0] Raddr_1;reg [4:0] Raddr_2;reg [4:0] Waddr;reg [31:0]Wdata;// Outputswire [31:0] Rdata_1;wire [31:0] Rdata_2;// Instantiate the Unit Under Test (UUT)reg (.reg(clk),.reg(rst),.reg(Wen),.reg(Raddr_1),.reg(Raddr_2),.reg(Waddr),.reg(Wdata),.reg(Rdata_1),.reg(Rdata_2));always #0.25 clk<=~clk;reg [5:0]j,k;initial beginclk = 1'b0;rst = 1'b1;Wen = 1'b0;Raddr_1 = 5'd0;Raddr_2 = 5'd0;Waddr = 5'd0;Wdata = 32'd0;endinitial begin#16 rst = 1'b0; //复位#32 Wen = 1'b1; Waddr = 5'd5; Wdata = $random; //写操作#16 Waddr = 5'd30; Wdata = $random;#16 Waddr = 5'd0; Wdata = 32'hffff;#16 Wen= 1'b0; Raddr_1 = 5'd5; Raddr_2 = 5'd30; //无法写入无法写入#16 Raddr_1 = 5'd0;Raddr_2 = 5'd0;//----------------------------------------#16 Wen = 1'b1; //写操作for(j=0;j<6'd32;j=j+1)begin@(posedge clk) #16 Waddr = j;Wdata = 31-j;end//----------------------------------------#48 Wen = 1'b0; //读操作for(k=0;k<6'd32;k=k+1)begin@(posedge clk) #16 Raddr_1 = k;Raddr_2 = 31-k;endendendmodulemodule reg;// Inputsreg clk;reg rst;reg Wen;reg [4:0] Raddr_1;reg [4:0] Raddr_2;reg [4:0] Waddr;reg [31:0]Wdata;// Outputswire [31:0] Rdata_1;wire [31:0] Rdata_2;// Instantiate the Unit Under Test (UUT) reg (.reg(clk),.reg(rst),.reg(Wen),.reg(Raddr_1),.reg(Raddr_2),.reg(Waddr),.reg(Wdata),.reg(Rdata_1),.reg(Rdata_2));always #0.25 clk<=~clk;reg [5:0]j,k;initial beginclk = 1'b0;rst = 1'b1;Wen = 1'b0;Raddr_1 = 5'd0;Raddr_2 = 5'd0;Waddr = 5'd0;Wdata = 32'd0;endinitial begin#16 rst = 1'b0; //复位#32 Wen = 1'b1; Waddr = 5'd5; Wdata = $random; //写操作#16 Waddr = 5'd30; Wdata = $random;#16 Waddr = 5'd0; Wdata = 32'hffff;#16 Wen= 1'b0; Raddr_1 = 5'd5; Raddr_2 = 5'd30; //无法写入无法写入#16 Raddr_1 = 5'd0;Raddr_2 = 5'd0;//----------------------------------------#16 Wen = 1'b1; //写操作for(j=0;j<6'd32;j=j+1)begin@(posedge clk) #16 Waddr = j;Wdata = 31-j;end//----------------------------------------#48 Wen = 1'b0; //读操作for(k=0;k<6'd32;k=k+1)begin@(posedge clk) #16 Raddr_1 = k;Raddr_2 = 31-k;endendendmodule。