多路彩灯控制器及其VHDL实现

摘要：本文基于分频器和有限状态机设计了可选择节拍、具有六种循环变换花型功能的多路彩灯控制器，并通过VHDL将其实现。

通过Modelsim得到了仿真波形，达到了预期的要求和功能。

目录一、背景介绍 (2)二、设计要求 (2)三、设计方案 (2)四、方案程序设计 (2)4.1 时序控制模块（SXKZ）程序 (3)4.1.1 T触发器单元程序 (3)4.1.2 多路选择器单元程序 (3)4.1.3 总的设计程序 (4)4.2 显示控制模块（XSKZ）程序 (5)4.3 多路彩灯控制器的顶层模块程序 (6)4.4 测试平台（TESTBENCH）程序 (7)五、仿真结果及分析 (8)5.1 多路彩灯控制器的RTL级 (8)5.2 多路彩灯控制器TECHNOLOGY图 (9)5.3 Modelsim仿真波形图 (10)六、设计的亮点 (10)一、背景介绍在现代生活中，彩灯作为一种装饰，既可以增强人们的感观，起到广告宣传的作用，又可以增添节日气氛，为人们的生活增添亮丽，用在舞台上增强晚会灯光效果。

随着电子技术的发展,应用系统向着小型化、快速化、大容量、重量轻的方向发展，EDA(Electronic Design Automatic)技术的应用引起电子产品及系统开发的革命性变革。

VHDL语言作为可编程逻辑器件的标准语言描述能力强，覆盖面广，抽象能力强，在实际应用中越来越广泛。

在这个阶段，人们开始追求贯彻整个系统设计的自动化，可以从繁重设计工作中彻底解脱出来，把精力集中在创造性的方案与概念构思上，从而可以提高设计效率，缩短产品的研制周期。

整个过程通过EDA 工具自动完成，大大减轻了设计人员的工作强度，提高了设计质量，减少了出错的机会。

因而我们对此十分感兴趣，希望借助我们学过的VHDL语言并通过学习相关知识能够进行简单的循环彩灯设计。

二、设计要求设计一个16路彩灯控制器，六种花样循环变化，有清零开关（即复位功能），并且可以选择快慢两种节拍。

三、设计方案对设计要求进行分析可知，整个系统共需三个输入信号，即控制彩灯节奏的基准时钟信号CLK_IN,系统清零信号CLR，彩灯节奏快慢选择开关CHOOSE_KEY；应共有16个输出信号，分别用来控制16路彩灯。

我们这里将整个彩灯控制器分为两大部分：时序控制电路SXKZ，用于产生节奏控制信号，选择产生基准频率的1/4和1/8的时钟信号来改变节奏；显示控制电路XSKZ生成变化的花样信号。

四、方案程序设计基于前面叙述的设计方案，VHDL程序也分为两个主要的模块：时序控制模块SXKZ和显示控制模块XSKZ。

4.1 时序控制模块（SXKZ）程序时序控制模块主要包括分频（得到1/4标准主频和1/8标准主频）和频率选择两部分，而分频的基本单元为T触发器，选频为二选一多路选择器，因而该模块的程序包括T触发器单元、多路选择器单元、SXKZ总的设计单元三个单元。

4.1.1 T触发器单元程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity T_FF isPort ( clk : in STD_LOGIC;rst : in STD_LOGIC;dout : buffer STD_LOGIC);end T_FF;architecture Behavioral of T_FF isbeginprocess(clk,rst) isbeginif (rst = '1') thendout <= '0';elseif (rising_edge(clk)) thenif dout='1' thendout <= '0';elsif dout = '0' thendout <= '1';end if;end if;end if;end process;end Behavioral;4.1.2 多路选择器单元程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity MUX_TWO_ONE isPort ( CHOOSE_KEY : in STD_LOGIC;DAT1 : in STD_LOGIC;DAT2 : in STD_LOGIC;DOUT : out STD_LOGIC);end MUX_TWO_ONE;ARCHITECTURE behave OF MUX_TWO_ONE IS BEGINPROCESS(DAT1,DAT2,CHOOSE_KEY)BEGINCASE CHOOSE_KEY ISWHEN '0' => DOUT <= DAT1;WHEN '1' => DOUT <= DAT2;WHEN OTHERS => DOUT <= '0';END CASE;END PROCESS;END behave;4.1.3 总的设计程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity SXKZ isPort ( CHOOSE_KEY : in STD_LOGIC;CLK_IN : in STD_LOGIC;CLR : in STD_LOGIC;clk : out STD_LOGIC);end SXKZ;architecture Behavioral of SXKZ issignal t1,t2,t3 : std_logic;component T_FFPort ( clk : in STD_LOGIC;rst : in STD_LOGIC;dout : out STD_LOGIC);end component;component MUX_TWO_ONEPort ( CHOOSE_KEY : in STD_LOGIC;DAT1 : in STD_LOGIC;DAT2 : in STD_LOGIC;DOUT : out STD_LOGIC);end component;beginu0 : T_FFPORT MAP(CLK_IN,CLR,t1);u1 : T_FFPORT MAP(t1,CLR,t2);u2 : T_FFPORT MAP(t2,CLR,t3);u3 : MUX_TWO_ONEPORT MAP(CHOOSE_KEY,t2,t3,clk);--devide-by-4 when CHOOSE_KEY is 0,devide-by-8 when CHOOSE_KEY is 1end Behavioral;4.2 显示控制模块（XSKZ）程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY XSKZ ISPORT( CLK : IN STD_LOGIC;CLR : IN STD_LOGIC;LED : OUT STD_LOGIC_VECTOR(15 DOWNTO 0));END ENTITY XSKZ;ARCHITECTURE ART OF XSKZ ISTYPE STATE IS (S0,S1,S2,S3,S4,S5,S6);SIGNAL CURRENT_STATE: STATE;SIGNAL FLOWER : STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINPROCESS(CLR,CLK) ISCONSTANT F1 : STD_LOGIC_VECTOR(15 DOWNTO 0) := "0001000100010001";CONSTANT F2 : STD_LOGIC_VECTOR(15 DOWNTO 0) := "1010101010101010" ;CONSTANT F3 : STD_LOGIC_VECTOR(15 DOWNTO 0) := "0011001100110011" ;CONSTANT F4 : STD_LOGIC_VECTOR(15 DOWNTO 0) := "0100100100100100" ;CONSTANT F5 : STD_LOGIC_VECTOR(15 DOWNTO 0) := "1001010010100101" ;CONSTANT F6 : STD_LOGIC_VECTOR(15 DOWNTO 0) := "1101101101100110" ;--DEFINATION OF SIX FLOWERSBEGINIF CLR = '1' THENCURRENT_STATE <= S0;ELSEIF RISING_EDGE(CLK) THENCASE CURRENT_STATE ISWHEN S0 =>FLOWER <= "ZZZZZZZZZZZZZZZZ";CURRENT_STATE <= S1 ;WHEN S1 =>FLOWER <= F1 ;CURRENT_STATE <= S2 ;WHEN S2 =>FLOWER <= F2 ;CURRENT_STATE <= S3 ;WHEN S3 =>FLOWER <= F3 ;CURRENT_STATE <= S4 ;WHEN S4 =>FLOWER <= F4 ;CURRENT_STATE <= S5 ;WHEN S5 =>FLOWER <= F5 ;CURRENT_STATE <= S6 ;WHEN S6 =>FLOWER <= F6 ;CURRENT_STATE <= S1 ;END CASE;END IF;END IF ;END PROCESS;LED <= FLOWER;END ARCHITECTURE ART;4.3 多路彩灯控制器的顶层模块程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity DLCDKZ_TOP isPort ( CHOOSE_KEY : in STD_LOGIC;CLK_IN : in STD_LOGIC;CLR : in STD_LOGIC;OUTPUT : out STD_LOGIC_VECTOR (15 downto 0)); end DLCDKZ_TOP;architecture Behavioral of DLCDKZ_TOP isSIGNAL tmp : std_logic;component SXKZPort ( CHOOSE_KEY : in STD_LOGIC;CLK_IN : in STD_LOGIC;CLR : in STD_LOGIC;clk : out STD_LOGIC);end component;component XSKZPORT(CLK : IN std_logic;CLR : IN std_logic;LED : OUT std_logic_vector(15 downto 0));END component;beginu0 : SXKZPORT MAP(CHOOSE_KEY,CLK_IN,CLR,tmp);u1 : XSKZPORT MAP(tmp,CLR,OUTPUT);end Behavioral;4.4 测试平台（TESTBENCH）程序LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY DLCDKZ_TB ISEND DLCDKZ_TB;ARCHITECTURE behavior OF DLCDKZ_TB ISsignal CLK_IN : std_logic;signal CLR : std_logic;signal CHOOSE_KEY : std_logic;SIGNAL OUTPUT : STD_LOGIC_VECTOR (15 downto 0);constant CLK_period : time := 10 ns;COMPONENT DLCDKZ_TOPPort ( CHOOSE_KEY : in STD_LOGIC;CLK_IN : in STD_LOGIC;CLR : in STD_LOGIC;OUTPUT : out STD_LOGIC_VECTOR (15 downto 0));END COMPONENT;BEGINuut: DLCDKZ_TOPPORT MAP(CHOOSE_KEY,CLK_IN,CLR,OUTPUT);CLK_IN_process : processbeginCLK_IN <= '0';wait for CLK_period/2;CLK_IN <= '1';wait for CLK_period/2;end process;CLR_PROCESS : PROCESSBEGINCLR <= '1'; WAIT FOR 10ns;CLR <= '0'; WAIT FOR 150ns;CLR <= '1'; WAIT FOR 10ns;CLR <= '0'; WAIT ;END PROCESS;CHOOSE_KEY_PROCESS : PROCESSBEGINCHOOSE_KEY <= '0'; WAIT FOR 150ns;CHOOSE_KEY <= '1'; WAIT;end process;END behavior;五、仿真结果及分析5.1 多路彩灯控制器的RTL级在XILINX ISE上可以得到总的设计方案的RTL图形，先截图如下：图1. 彩灯控制系统的RTL图形5.2 多路彩灯控制器TECHNOLOGY图在XILINX ISE的SYNTHESIS上得到多路彩灯控制器的TECHNOLOGY框图如下，为了更好地看清技术上的实现，这里给出TECHNOLOGY的完整图（图2）和局部图（图3）。