第六章 MOS电路版图设计

6.1.2 MOS管沟道长度(L)的确定 (1)要考虑MOS管的耐压能力， 一般MOS管的击穿电压由源 漏穿通电压决定： W L
BVDSP=qNBL /2osi
(2)要考虑工艺水平。 (3)要考虑沟道长度调制效应对特性的影响。
2
6.1.3 MOS管沟道宽度(W)的确定
(1)根据已确定的W/L 和L的值来确定W的值。
6.4.5 双极晶体管保护电路 1. 基本原理 利用横向NPN和PNP的 VDD 正向导通或CE穿通来完成 静电泄放。 R1 MP 横向NPN和PNP应能 pad R 承受足够大的电流，采用 MN 抗闩锁的保护环结构。 R2 R为N+电阻，起延迟、 缓冲作用。R1、R2为衬底 VSS 寄生电阻。
6.4.5双极晶体管保护电路 2.版图示例
6.4.3电阻-二极管保护电路 1. 基本原理 R1为多晶电阻，起限流作用， VDD 防止放电电流过大（一般在 1K左右）。 Dp1 MP Dp1 、Dn1是用N+、P+扩散 pad R1 R2 区分别与阱和衬底形成的二 MN 极管，起电压箝位和电荷泄 Dn1 放作用。面积一般设计为 Dn2 VSS 1000m2左右，并采用抗闩 锁的保护环结构。
Vi
VDD n+ Vo
Vi
GND n+ N -阱 n+ n+
p+
RW
p+
n+ N -阱
p+
p+
RS
P-Sub
6.3.3 内部电路的抗闩锁设计 (1)内部一般电路工作电压低，工作电流小， 一般采用的方法是：充分且均匀地布置P型 衬底电源的欧姆接触孔和N型衬底地的欧姆 接触孔，用金属线直接连接到电源或地。 (2) 工作电流较大的器件（单元）或状态同 步转换集中的模块，一般采用保护环（N+ 环或P+环）的结构。
6.2.2 布线 2. 布线示例
6.2.3 优化设计 1. 源漏区面积优化 相邻同型MOS 管源漏区相连接时 采用有源区直接连 接可以减小源漏区 面积，减小寄生电 容和漏电，也减小 了芯片面积。
1
2
6.2.3 优化设计 2. 器件排序优化 通过排序优化可以提高速度，减小漏电。
OUT OUT D A B C
Active Contact
Poly Via1 Contact
PAD
§6-3 CMOS电路的抗闩锁设计
思考题
1. 什么是闩锁效应？它有什么危害？ 2. 如何消除闩锁效应？
6.3.1 CMOS电路中的闩锁效应 寄生可控硅一 触发的必要条件： 旦被触发，电流巨 1.两个发射结均正偏 增，将烧毁芯片。 2.β npn*β pnp> 1 3.IPower>IH
VDD MP Vi Vo MN
来自百度文库VDD
(2) 根据负载CL情况和速度 要求(tr和tf) 确定等效的 PMOS管和NMOS管的最小 W/L 。
o增大 Vi
0
V*
VDD
6.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路（续） (3) 根据上述结果最终确定等效的 Vi PMOS管和NMOS管的最小W/L。 (4) 根据电路结构和等 效的W/L确定每个管 的W/L 。 无比电路VOL与o无关 nor2
第六章 MOS电路版图设计
§6-1 MOS管图形尺寸的设计
思考题
1. MOS管沟道的宽长比(W/L)如何确定？
2. MOS管沟道的宽度(W)和长度(L)如何 确定？ 3. MOS管源漏区尺寸如何确定？
6.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路 VDD (1)NMOS逻辑门电路是有比电路， ML 根据VOL的要求，确定最小R 。 Vi Vo 2 MI (VDD VTL ) VOL E/E饱和负载 2 (V V )
(2)对于窄沟（长沟）器件，应根据工艺水平 先考虑确定沟道宽度W，然后再根据已确定 W/L的值来确定L的值。 L W
6.1.4 MOS管源漏区尺寸的确定
一般是根据MOS管的沟道宽度W和相 关的设计规则来确定源漏区最小尺寸。源 漏区尺寸越小，寄生电容以及漏电就越小。 对于W/L较大的器件一般采用叉指状 图形。
CPU
标准单元dffps
6.5.2标准单元（Standard Cell）设计方法 1.概念 电路基本单元及各种I/O单元都按一定的标 准、依据特定工艺、由专门人员预先设计好存 放于一个统一的库中，称为标准单元库。 芯片设计者只要根据电路的逻辑网表及设 计约束条件，用相关软件调用标准库中的单元 进行布局布线，即可快速形成最终的芯片版图。 由于标准单元库是预先设计好的，不是为 某个芯片专门设计的，因此称为半定制设计方 法（semi-custom design approach）
A
D
B
C
OUT
OUT
GND
GND
6.2.3 优化设计 3. 宽沟器件的优化设计
(1)宽沟器件可以由 多个器件合成，方便 布局布线，减小栅极 电阻。 (2)宽沟器件源漏区 开孔要充分，提高沟 道特性的一致性（尤 其是模拟电路）。
6.2.3 优化设计 4. 复用单元的设计
将常用结构的 组合图形（包括电 路单元）按设计规 则要求设计为可复 用的单元，供设计 过程中调用， 减少设计错 误，并便于 修改。
6.5.1全定制（full-custom)设计方法 2.常用的CAD工具 人机交互图形编辑 设计规则检查（DRC） 电学规则检查（ERC）
版图参数提取（LPE）
版图与电路图一致性检查（LVS）
电路仿真（spice等）
6.5.1全定制（full-custom)设计方法 3.版图举例
高 手 全 性 表 定 能 芯 制 16 片 芯 位 片 的 局 部 版 图
MOS管的源漏区具 有可互换性。
CMOS门电路设计举例
• • • • 设计一个双输入端与非门 设计考虑四个方面： 1，高低电平不用考虑； 2，以工作频率为依据，根据速度和工艺水 平选W/L； • 3，根据W，L校验VNL和VNH； • 4，整个设计均从最坏情况入手。 设计过程是：
f tr , t f p , n k p .kn W , L VNM Pd f
3. 静电保护电路由那些形式？保护原 理是什么？
6.4.1 MOS电路抗静电设计的必要性
VDD
在测试、封装和使用过程 MP pad 中来自人体或设备的静电可达 MN 几千伏以上，而 MOS器件的栅 VSS 氧化层很薄，面积很小，绝缘 性能又很好，因此静电电荷形 VDD 成很高的电压足以使栅氧化层 MP pad 击穿，使器件失效。因此，采 MN 用抗静电保护设计措施是MOS 电路得以应用发展的必要前提。 VSS
R OH TI
VTD 2 VOL 2 (V V ) OH TE R
E/D
VDD MD Vi ME Vo
(2) 根据负载CL情况和速度要求(tr 和tf) 确定负载管和等效输入管的 最小W/L 。
6.1.1 MOS管宽长比(W/L)的确定 1. NMOS逻辑门电路（续） VDD
(3) 根据静态功耗的要求 来确定负载管最大的W/L 。 (4) 根据上述结果最终 确定负载管和等效输 入管的W/L 。
VDD A B
VDD MP Vo MN
F
6.1.1 MOS管宽长比(W/L)的确定 3. 传输门电路
(1)MOS的W/L直接影响传输门的导通电阻，
因而影响传输速度。因此，根据传输速
度的要求（考虑负载情况和前级驱动情
况）来确定MOS管的W/L.
(2) 对于CMOS传输门，一般应当考虑NMOS 管和PMOS管特性的对称性。
选上升和下降时间都是300ns.
§6-2 版图的布局布线
思考题
1. 布局布线的策略是什么？ 2. 复用单元设计有什么好处？
6.2.1 布局 1.布局的基本原则 芯片的布局设计是要解决电路图或逻辑 图中的每个元件、功能单元在版图中的位置 摆布、压焊点分布、电源线和地线以及主要 信号线的走向等。 首先确定电路中主要单元（元件）的位 置，再以主要单元为中心安置次主要单元和 次要单元。 相关单元（包括压点）要尽量靠近，以 主要单元为主调整单元（器件）的形状和位 置，方便布线，缩短布线。
(5) 根据输入结构和 等效输入管的W/L确 A 定每个输入管的W/L 。
B
VDD
ML Vi MI VDD F MD
C
Vo
Vi
ME
Vo
6.1.1 MOS管宽长比(W/L)的确定 2. CMOS逻辑门电路 (1) 根据抗干扰能力(噪声容限、 输入转折电压V*)确定0范围。 V* =
VDD+ VTP +VTN o 1 + o VO
§6-5 版图设计方法
思考题
1.集成电路芯片设计有那些方法？各 种方法的优缺点时什么？
6.5.1全定制（full-custom)设计方法 1.概念及特点 利用人机交互图形系统，由版图设计者针 对具体电路和具体要求，从每个器件的图形、 尺寸开始设计，直至整个版图的布局布线。 可获得最佳的电路性能和最小的芯片尺寸， 有利于提高集成度和降低生产成本，适用于通 用芯片和高性能芯片的设计以及库单元的设计。 缺点是设计周期长、设计费用高，同时要 求设计者具有相当深入的微电子专业知识和丰 富的设计经验。
6.4.2 MOS电路抗静电设计思想 抗静电设计就是在电路的端口增设保 护电路，使得静电电荷形成的高压在到达 正常电路之前，通过保护电路将静电电荷 泄放掉，而保护电路自身也不被损坏。 （1）保护电路不能影响正常电路的功能； （2）保护电路放电电阻尽可能小； （3）放电回路能承受高的瞬态功耗； （4）保护电路应有抗闩锁能力； （5）保护电路占用尽可能小的芯片面积。
6.4.3电阻-二极管保护电路 1. 基本原理（续） R2为N+电阻，起延迟、 VDD 缓冲作用，防止外来高 Dp1 电压直接作用于MOS管 MP pad R1 R2 的栅极。阻值一般在几 十左右。 MN Dn1 Dn2是R2形成的寄生二极 Dn2 管，起到进一步的保护 VSS 作用。
6.4.3电阻-二极管保护电路 2. 版图示例
Vi VDD n+ p+ RW p+ Vo n+ RS GND n+ GND p+ VO IRs Rs Rw NIRw VDD
VO
P-
N-阱 P-Sub
6.3.2 抗闩锁设计的基本原则 （1）减小RS和RW ：均匀且充分设计阱和衬 底的电源和地的欧姆接触，并用金属线连接， 必要时采用环结构。 （2）减小β npn和β pnp ：加大MOS管源漏区 距阱边界的距离，必要时采用伪收集极结构。
6.3.3 内部电路的抗闩锁设计 版图示例1 dffpr
6.3.3 内部电路的抗闩锁设计 版图示例2
6.3.3 内部电路的抗闩锁设计 版图示例3
6.3.4 芯片外围电路的抗闩锁设计 外围电路主要是指输入/输出单元电路， 一方面易受高压影响，另一方面工作电流 很大。因此，极易发生闩锁效应，通常都 采用双环保护结构，而且保护环上要充分 开孔，用金属线直接连到电源或地上。
6.2.1 布局 2.布局示例1 电子表芯片
液晶显示译码电路
定时电路
比较电路
走时电路
分频电路 振荡器
报 时 驱 动
调节控制电路
6.2.1 布局 2.布局示例2 存储器模块
读写 控制
输入输出
地址 译码
SRAM存储矩阵
6.2.2 布线 1. 布线基本原则 最常用的布线层有金属、多晶硅和扩 散区，其寄生电阻和寄生电容有所不同。 电源线、地线选择金属层布线，线宽要 考虑电流容量（一般1mA/m)。 长信号线一般选择金属层布线，应尽量 避免长距离平行走线。 多晶硅布线和扩散区布线不能交叉而 且要短。必须用多晶硅走长线时，应同时 用金属线在一定长度内进行短接。
设计指标
参数 Vdd 单位 V 最小值 9.5 典型值 10 最大值 10.5
VNL
VNH CL f VTN VTP tox µ n µ p L
3
3 PF MHz V V Å cm2/ V.s cm2/ V.s µ m 1.0 -3.5 1500 280 160 10 15 1 1.5 -3.0 1700 290 180
6.3.4 芯片外围电路的抗闩锁设计 双环结构示意图
地 P
电 源 N P P N阱
电 源 N
地 P
电 源 地 N P N N P衬底
地 P
电 源 N
6.3.4 芯片外围电路的抗闩锁设计 输出驱动单元局部版图示例
§6-4 MOS电路的抗静电设计
思考题
1. MOS电路为什么要有抗静电设计？
2. 对静电保护电路有何要求？
pad
6.4.4 MOS晶体管保护电路 1. 基本原理 利用保护管NMOS和 VDD PMOS的饱和导通或沟道穿 通效应以及漏极寄生二极管 MP 完成静电泄放。 R 保护管W/L要足够大以 便获得小的导通电阻，并采 MN 用抗闩锁的保护环结构。 R为N+电阻，起延迟、缓冲 VSS 作用。
6.4.4 MOS晶体管保护电路 2.版图示例