中科院微电子成功研发30Gsps 6bit超高速ADC和DAC

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基于FMC标准的DRFM设计

基于FMC标准的DRFM设计作者：潘勇先陈勇来源：《电子技术与软件工程》2015年第21期摘要本文给出了一种基于FMC标准的DRFM数字板卡设计。

母板上集成了一款高性能的FPGA，ADC、DAC分布在独立的小子板上，它们之间通过FMC连接器互联。

高速ADC 实现模拟信号的中频采样，DAC完成干扰信号的中频输出功能，FPGA负责相关的处理、运算及时序控制。

ADC采样频率为5GHz，波形的转换率也达到4GHz，可广泛应用于电子战和宽带数字接收机中。

【关键词】DRFM FMC ADC DACDRFM技术作为现代电子战前沿技术之一，对电子对抗领域发生了深远的影响。

DRFM 存储器是以高速采样、存储、宽带波形为技术基础，捕获、存储、处理雷达信号后，就能实现各种欺骗干扰，它能同时对抗多个威胁目标，并能够灵活的产生各种的干扰样式。

本文设计的ADC采样频率高达5Gsps，波形的转换率达到4Gsps，可以被广泛应用于在各种干扰器和数字接收机系统中。

1 DRFM工作原理接收机对射频信号经过放大、滤波、下变频到适合ADC量化的中频信号，高速数据采集以中频采样方式完成模拟信号的数字量化，高速采集的性能决定了DRFM的接收带宽。

数字样本信号被存储在存储器中，在需要时可随时读取出来并加适当的处理，然后由高速数/ 模转换器转换为模拟信号，再经激励上变频变频到所需频段，最后送发射机释放有效干扰。

波形的性能决定了DRFM的干扰瞬时带宽。

波形、采集及运算能力联合决定了DRFM的瞬时带宽。

2 硬件设计FMC（FPGA Mezzanine Card）接口总线技术是VME国际贸易协会（VITA）组织近年来提出，由ANSI发布的的一种全新的专门针对FPGA的高速子板接口，旨在满足更大的传输带宽以及更多的I/O接口需求。

基于FMC设计的DRFM有很好的扩展和可更换性，为满足不同带宽和样式的需求，只需考虑更换相应的ADC或DAC子板即可，这也大大缩短研发周期与成本。

基于JESD204B协议的ADC高速串行接口设计与实现

• 130•引言：在第五代移动通信中，高性能ADC 、DAC 器件是其发展的核心器件。

随着高速ADC 器件的发展，采样率已跨入GSPS 范围，采样精度也提升到了14bit 甚至16bit 。

随着采样速率的不断提高，数据位宽的逐渐加大，基于LVCOMS 、LVDS 的并行ADC 、DAC 传输技术暴露出信号同步困难，偏移大，抗干扰能力弱，布局布线困难等问题。

研制更新型的高速接口成为了解决问题的关键。

由JEDEC 国际组织推出的JESD204B 系列协议成为解决高速转换器和FPGA 之间数据传输问题的接口协议。

与传统的并行总线相比，JESD204B 高速串行接口具有以下优势：（1）提高了数据传输速率；（2）减少了引脚数目，使ADC 的封装变小；（3）简化了布局布线；（4）使用了CML 电平后，功耗更小。

目前，以ADI 、TI 为代表的众多厂家已生产了多款具有JESD204B 接口的高速AD ，同时，FPGA 公司XILINX 和Altera 就JESD204B 接口提供了专门的IPcore 供用户使用。

本文以A D 9680芯片为例，该芯片为一款双通道，支持最高采样率为1.25GSPS ，精度为14bits 的ADC ，详细描述了基于XILINX 公司KU 系列FPGA 的JESD204B IP Core 的逻辑实现，完成仿真验证，并在硬件电路板上完成实测，结果正确，可满足工程使用要求。

1 JESD204B协议1.1 协议简介JESD204B 协议结构可分为应用层、传输层、链路层、物理层，如图1所示。

物理层即串行/解串层，负责以线路速率发送或接收字符。

链路层主要完成8B/10B 编解码以及加/解扰码等功能。

传输层负责将数据组帧或解帧。

应用层支持对链路进行配置和数据收发。

1.2 帧填充J E S D 204B 协议规定，A D C 采样位宽不足16bit 时，低位需补随机数至16bit ，完成组帧操作再进行8B/10B 编码。

高速ADC_DAC设计论坛回顾

高速ADC/DAC 设计论坛回顾上网时间：2006年07月21日打印版推荐给同仁发送查询 /AR T_8800015964_400001_500002_TS.H TM随着数字信号处理技术的迅速发展以及数字信号处理器件性能的全面提高，实际系统对高速数据转换器的要求也越来越高。

例如，在移动通讯基站设计中，高速数据转换器不仅要有很高的转换速度，而且还需要对高频信号具有很小的噪音失真，以免小信号被频率相近的大信号所掩盖。

对于数码相机和摄像机等图像采集和显示应用，为减少体积、成本并延长电池使用时间，高速数据转换器的小体积和低功耗也凸现重要。

这些都对采用高速A/D 、D/A 转换器的电子系统设计提出了更多挑战。

在《电子系统设计》专题论坛中，我们邀请到了两位高速A/D 、D/A 转换器方面的技术专家担任嘉宾主持，一位是AD I 公司副总裁Lew is Counts 先生，另一位是美信集成产品公司的业务发展经理何浩然先生。

以下是读者就高速A/D 、D/A 转换器的应用设计提出的问题以及专家的精彩回复。

Q1：在PCB 板上进行高速ADC/DAC 的走线和布线时应该特别注意哪些因素？如何使与邻近高速ADC/DAC 通道的电磁干扰最小？MAXIM 专家：1．通常情况下，带有完整地平面和电源平面的多层板的信号完整性最高。

转换器要求高速电路板布局设计技术，包括将裸焊盘连接到完整地平面。

2．使转换器模拟区域的内层地平面保持完整，只有极小空隙。

交错排列的过孔采用非常小的孔焊盘径等方法来使过内层空隙最小。

另外，使完整的地层在关键元件的下面。

3．详细规划不同的输入和输出信号在层上的布局，包括X 层上的所有模拟输入、Y 层上的所有数字输出以及Z 层上的所有时钟等。

然后尽量使每个层都夹在两个完整地平面之间，或者做成微带线。

4．电源层与地层成对放置，以使这些信号的电感最小并使总体噪声最小。

如果使用电源走线，则这些走线应足够宽，以使电压降和电感最小。

CSD17308超高速大电流30V耐压N沟道MOS

MIN TYP MAX UNIT 4.5 °C/W 58 °C/W
(1) RqJC is determined with the device mounted on a 1-inch2 (6.45-cm2), 2-oz. (0.071-mm thick) Cu pad on a 1.5-inch × 1.5-inch (3.81-cm × 3.81-cm), 0.06-inch (1.52-mm) thick FR4 PCB. RqJC is specified by design, whereas RqJA is determined by the user’s board design.
2
PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of the Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters.
RDS(on) Drain to Source On Resistance
gfs
Transconductance
Dynamic Characteristics
CISS COSS CRSS Rg Qg Qgd Qgs Qg(th)
Input Capacitance Output Capacitance Reverse Transfer Capacitance Series Gate Resistance Gate Charge Total (4.5V) Gate Charge Gate to Drain Gate Charge Gate to Source Gate Charge at Vth

ADC入门基础知识

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逐次逼近型ADC结构图
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逐次逼近型ADC的适用系统
逐次逼近型ADC的转换周期是从采样模拟信号开始的, 采样值与DAC初始化输出结果相减,输出的差被比较器量化, 该比较器通过输出的结果指示SAR增加还是减小DAC的输出, 然后输入采样减去新的DAC输出,该过程一直重复,直到满足所要求的精度为止。
逐次逼近型ADC完成n位数字转换需要N个时钟周期来完成。因此,当分辨率提高时,转换器的速度就会相应的降低。
逐次逼近型ADC的静态误差会受到DAC线性度的限制,通
过校准或者微调DAC可以获得非常高的分辨率。
因此逐次逼近型 A D C 常第3用2页于/共6高7页分辨率、低速的系统及设
我国从 70 年代开始研制 ADC，至今已经有 8 bit、10 bit、12 bit、14 bit 的 ADC产品，但产品性能还远远达不到高端应用的要求，与国外水平相差甚远；高端 ADC还处于高校和研究所的研究开发阶段。
6ቤተ መጻሕፍቲ ባይዱ
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低功耗、低电压、单片化
单元电路的一些优化设计也可以降低功耗，如动态偏置、开关电容动态共模反馈以及动态比较器等。低电压是现在应用发展的一个趋势，主要有运放的rail-to-rail设计、模拟开关的电压自举等方法。
背景、发展
随着CMOS制作工艺的迅猛发展，越来越多的信号被移到数字领域来处理，从而达到降低成本，降低功耗，提高速度的目的。
这就使我们迫切需要一种低功耗、低电压而且能够用标准深亚微米技术实现的ADC。
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现状
国内在高性能芯片的研究和设计方面还比较落后,这就造成了各种高性能芯片的巨大需求和国内芯片产业落后之间的巨大矛盾。而且,由于一些高端芯片产品受到国外的进口限制,这对我国国防现代化发展以及民用电子通信工业的发展非常不利。这就迫使我们必须自己研究设计出高速、高精度的模数转换器。

电子行业深度研究：人工智能进入新时代，开启算力需求新篇章

电子人工智能进入新时代，开启算力需求新篇章伴随着OpenAI 推出的AIGC 产品功能逐渐强大，由此而带来了新的供给。

AIGC 已逐渐跑通成熟的商业模式，并且模型快速迭代，国内厂商奋起直追，促使整个社会对于算力需求的快速提升。

➢ 伴随着OpenAI 推出的AIGC 产品功能逐渐强大，由此而带来了新的需求。

伴随着AIGC 产品的应用场景逐渐丰富，无论是to B 端还是to C 端，都创造出了新的需求。

➢ OpenAI 已逐渐跑通成熟的商业模式，主要采用按量收费方式。

首先作为底层平台接入其他产品对外开放，按照数据请求量和实际计算量计算。

其次最新发布插件功能ChatGPT Plugins 可以帮助客户访问最新信息、运行计算或使用第三方服务。

➢ 算力需求指数级提升，国产替代随之而来。

伴随着AIGC 模型快速迭代，在模型性能实现飞跃式提升的同时，模型所使用参数量与预训练数据量也呈现指数级增长，与之相对应的便是整个社会对于算力需求的快速提升。

2023年开始美日荷对我国半导体产业链的掣肘行动逐渐加剧，国产算力替代随之而来。

➢ 投资建议：我们认为，AIGC 应用面逐渐越来越广，国内各大厂商奋起直追，整个社会对于算力的需求将呈现指数级增长，叠加美日荷对我国半导体行业的掣肘，国产替代随之而来。

重点关注： ➢ 1）GPU 厂商：景嘉微、海光信息；➢ 2）CPU 厂商：海光信息、龙芯中科；➢ 3）FPGA 厂商：紫光国微、复旦微电、安路科技；➢ 4）AI 芯片厂商：寒武纪、国芯科技；➢ 风险提示：AIGC 行业发展进程不及预期；国内厂商由于起步较晚而无法与国际巨头竞争；国产替代进程不及预期。

重点关注标的：简称EPS PE CAGR-3评级22A/E 2023E 2024E 22A/E 2023E 2024E 景嘉微 0.68 0.79 0.90 165.46 142.42 125.01 15% / 寒武纪 -2.91 -1.79 -1.19 -76.22 -123.91 -186.39 36% / 紫光国微 3.10 4.03 5.12 36.23 27.87 21.94 29% 买入复旦微电 1.32 1.85 2.36 48.45 34.57 27.10 34% 增持安路科技 0.15 0.26 0.49 475.20 274.15 145.47 81% 增持海光信息 0.35 0.54 0.85 258.71 167.69 106.53 56% / 国芯科技 0.35 0.941.49 206.37 76.84 48.48 106% /数据来源：公司公告，iFinD ，国联证券研究所预测，股价取2023年4月19日收盘价证券研究报告 2023年04月20日投资建议：强于大市(维持评级)上次建议：强于大市相对大盘走势Table_First|Table_Author 分析师：熊军执业证书编号：S0590522040001 邮箱：*****************.cn分析师：孙树明执业证书编号：S0590521070001 邮箱：**************.cn联系人刘欢宇邮箱：**************.cn相关报告1、《北方华创业绩超预期，设备材料有望维持高增长电子》2023.04.152、《周期复苏叠加AI 创新有望推动电子大行情电子》2023.04.083、《美光释放乐观预期，存储芯片有望迎来周期拐点电子》2023.04.03本报告仅供 y bj ie s ho u @e a s t m o n e y .c o m 邮箱所有人使用，未经许可，不得外投资聚焦研究背景北京时间3月14日晚间，谷歌宣布将进一步在其产品中引入人工智能（AI ）技术，北京时间2023年3月15日凌晨，OpenAI 宣布正式推出GPT-4。

基于国产化器件的DRFM设计

基于国产化器件的DRFM设计王明君【摘要】在雷达电子对抗领域,基于数字射频存储器(DRFM)的雷达干扰系统方案因为具有可靠性高、假目标样式灵活且逼真度高等特点而被广泛采用.设计了一种宽带DRFM设备,性能指标达到预期,可满足大部分应用场合.【期刊名称】《电子与封装》【年(卷),期】2018(018)006【总页数】4页(P26-28,37)【关键词】数字射频存储器;模数转换器;数模转换器【作者】王明君【作者单位】中国电子科技集团公司第五十一研究所,上海 201802【正文语种】中文【中图分类】TN4021 引言随着无线电装备的广泛应用，现代化战场电磁环境日渐复杂。

在雷达对抗领域，数字射频存储器（DRFM）利用高速ADC对雷达信号进行高速高精度采样，利用高速处理器（如FPGA）对采样数据进行处理并送入高速存储器进行存储；释放干扰时，处理器从存储器中读出波形数据，进行干扰调制后送高速DAC进行数模转换，产生高逼真的雷达干扰信号，实现对雷达的有效干扰。

雷达抗干扰技术的进步，使得雷达干扰设备需具备更宽的瞬时带宽[1]。

作为干扰设备的核心部件，DRFM往往需要几倍于目标雷达的带宽。

这就要求DRFM的核心器件ADC、DAC具有更高的采样率，FPGA及存储器具备更大的数据带宽。

以往，高速高精度ADC、DAC及高端FPGA、RAM长期依赖进口，近年来高端集成电路的国产化已取得显著成效。

本文基于国产高速ADC、高速DAC、大规模FPGA及RAM设计了一种宽带DRFM设备，设备性能满足大部分干扰设备使用需求。

2 硬件设计2.1 硬件架构设计雷达信号通过干扰机天线进入接收系统，经过放大滤波及变频等信号调理后，变为适应DRFM工作窗口的中频信号；中频信号经过高速高精度ADC采样后变为数字中频信号；采样数据进入FPGA后进行格式转换处理，送入双口静态存储器（DPRAM）进行实时存储。

干扰时，FPGA根据指令将存储器中的数字波形文件读出并进行调制后产生数字干扰波形数据，将波形数据调整格式后送入高速DAC实现数模转换，产生中频干扰信号，将中频干扰信号进行上变频后发射出去，实现对雷达的干扰。

高速ADCDAC电路及PCB设计要点梳理

高速ADCDAC电路及PCB设计要点梳理概要在高速模拟信号链设计中，印刷电路板(PCB)布局布线需要考虑许多选项，有些选项比其它选项更重要，有些选项则取决于应用。

最终的答案各不相同，但在所有情况下，设计工程师都应兼顾全局，而不要过分计较布局布线的每一个细节。

很多情况下做不到面面俱到，只能根据电路板及产品的面积进行取舍。

下面就给大家分享一下ADC/DAC电路及PCB设计中几个比较重要的问题：1数字地模拟地是否分割的问题硬件工程师最常提出的问题是：使用ADC时是否应将接地层分为AGND和DGND接地层？简单回答是：视情况而定。

详细回答则是：通常不分离。

为什么不呢？因为在大多数情况下，盲目分离接地层只会增加返回路径的电感，它所带来的坏处大于好处。

从公式V = L(di/dt)可以看出，破坏了GND的完整性，随着电感增加，电压噪声会提高。

随着电感增加，设计人员一直努力压低的PDN阻抗也会增加。

随着提高ADC采样速率的需求继续增长，降低开关电流(di/dt)的方式却很有限。

因此，除非需要分离接地层，否则请保持这些接地连接。

所以我们的结论是大部分情况下推荐不做DGND AGND分割，这个和大家早期经验做法相左。

我们大部分的产品是有尺寸要求的，可能没有足够和理想的空间。

受尺寸限制的影响，电路板无法实现良好的布局分割时，就需要分离接地层。

这可能是为了符合传统设计要求或尺寸，必须将脏乱的总线电源或高噪声数字电路放在某些区域。

这种情况下，分离接地层是实现良好性能的关键。

然而，为使整体设计有效，必须在电路板的某个地方通过一个磁珠或局部连接点将这些接地层连在一起。

最终，PCB上往往会有一个连接点成为返回电流通过而不会导致性能降低或强行将返回电流耦合至敏感电路的最佳位置。

如果此连接点位于转换器、其附近或下方，则不需要分离接地。

2巴伦的选择问题，规格及类型ADI的参考设计里面一般推荐是mini circuit的巴伦，但也有有高端的marki的巴伦变压器，动则上千元一个。

AD9680：ADC

AD9680：ADC
佚名
【期刊名称】《世界电子元器件》
【年(卷),期】2014(0)7
【摘要】ADI推出双通道、1．25V、14位、1GSPS ADC AD9680，它具有较佳噪声和动态范围性能，支持通信、仪器仪表和军事，航空航天领域的直接RF采样应用，噪声密度为154dBFs／Hz。

AD9680可与主要制造厂商的FPGA实现互操作，并支持已知的优良配置。

AD9680设计用于高达2GHz的宽带模拟信号采样，【总页数】1页(P27-27)
【关键词】ADC;FPGA实现;信号采样;动态范围;仪器仪表;航天领域;制造厂商;宽带模拟
【正文语种】中文
【中图分类】TN792
【相关文献】
1.一种基于AD9680的宽带接收机的设计 [J], 王凤至;刘林;明蕾;
2.基于AD9680的改进型电源轨电路设计及验证 [J], 薛亮;罗新元;苏郁秋;孙天
3.基于AD9680的高速多通道采样板设计 [J], 李芾
4.基于AD9680的高速采集模块设计与实现 [J], 郑丹
5.基于AD9680的高速多通道采样板设计 [J], 李芾[1]
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集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年

集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。

答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。

答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。

答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。

答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。

答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。

答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。

答案:8.工作在饱和区的MOS管，可以被看作是一个。

答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。

【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。

答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。

答案:饱和12.MOS管中相对最大的寄生电容是。

答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。

答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。

答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。

答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。

答案:194717.题1-1-7 年发明了世界上第一块集成电路。

答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。

答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。

答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。

答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。

答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。

答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。

stp战略案例分析

stp战略案例分析目录一、内容概述 (2)1.1 背景介绍 (3)1.2 研究目的与意义 (4)1.3 研究方法与数据来源 (5)二、STM32产品概述 (6)2.1 STM32系列芯片简介 (8)2.2 STM32产品特点与优势 (9)2.3 STM32应用领域分析 (10)三、STM32战略分析 (12)3.1 市场定位与竞争策略 (13)3.2 技术创新与研发动态 (14)3.3 营销策略与市场拓展 (15)3.4 产品线规划与发展方向 (18)四、STM32战略实施案例分析 (19)4.1 案例一 (21)4.1.1 项目背景与目标 (23)4.1.2 实施过程与挑战 (24)4.1.3 成果与影响 (25)4.2 案例二 (26)4.2.1 项目背景与目标 (27)4.2.2 实施过程与挑战 (28)4.2.3 成果与影响 (30)4.3 案例三 (31)4.3.1 项目背景与目标 (32)4.3.2 实施过程与挑战 (34)4.3.3 成果与影响 (35)五、结论与展望 (37)5.1 研究结论总结 (38)5.2 对STM32未来发展的展望 (38)5.3 对相关企业的建议与参考 (40)一、内容概述STP战略案例分析文档主要围绕某一企业或组织在实施STP战略（市场细分、目标市场选择和市场定位战略）过程中的实际操作进行深度剖析。

本文将详细介绍一个或多个具体的案例，通过梳理其背景、实施过程、执行结果以及经验教训等方面，为读者提供一个全面且深入的STP战略应用视角。

在内容概述部分，首先会简要介绍所选择案例的企业背景，包括其行业地位、市场环境以及经营情况等。

将重点阐述该企业在市场细分、目标市场选择和市场定位方面的具体做法，包括其如何识别市场机会、确定目标消费群体、以及针对目标市场的定位策略等。

还将分析企业在执行STP战略过程中所面临的挑战和困难，以及解决这些问题的策略和方法。

在案例分析中，还将结合具体的数据和事实，对企业在实施STP 战略后的市场表现、业绩变化、顾客反馈等方面进行详细描述和深入分析。

高速ADC和DAC如何与FPGA配合使用

高速ADC和DAC如何与FPGA配合使用许多数字处理系统都会用法，缘由是FPGA有大量的专用以及block RAM 资源，可以用于实现并行和流水线算法。

因此，通常状况下，FPGA都要和高性能的和举行接口，比如e2v EV10AQ190低功耗四通道10-bit1.25 Gsps ADC和EV12DS130A内建4/2:1 MUX的低功耗12-bit 3 GspsDAC。

通常状况下，这些转换器的采样率都达到了GHz的级别。

对工程师团队来说，除了混合信号板布局之外，理解和用法这些高性能的设备也是一个挑战。

这些e2v数据转换器具有带宽宽、性能好的特点—数据手册上通常称为模拟全功率带宽—即使是在高奈奎斯特区。

（这种能力是不多见的。

）正是由于有着优异的转换性能，才可以用法挺直上转换和下转换，这样可以削减部件数量、降低功耗以及节约成本。

在高频时，奈奎斯特采样率（每个周期两次采样）是无法维持的。

一个例子就是用法一个2.5GHz采样率的ADC去采样一个3GHz全功率带宽的模拟输入。

按照奈奎斯特准则，高于1.25GHz的信号将会被混叠回第一奈奎斯特区，这些混叠图像是基础信号的谐波重量，因此和非混叠信号一样，包含了同样的信息。

相反的，假如你在用法DAC，举行挺直转换时，你需要确定在上奈奎斯特区你想要用法的谐波。

然而，对于DAC，在更高的频率下，你需要对DAC的衰减举行SINC补偿。

因此，很频繁的是通过认真挑选输入组件、阻抗平衡器、沟通耦合以及通过设计前端模拟预等等去优化一个ADC或者DAC，使其能在一个奈奎斯特区中工作。

奈奎斯特区和混叠，1、3和4区中显示的是2区一个信号的镜像，基础信号（Fa）和睦波或者谐波含量的镜像可以用法下面的算法来确定谐波或者谐波含量合成频率位置：Fharm=N ×Ffund第1页共3页。

集成电路产品发展路线图

当前
2015
QDR型SRAM: GS81302D37E-300I 等典型产品系列
容量：高达144Mb 工作频率： ≥300MHz
典型抗辐射产品系列
容量：高达64Mb 存取速度：≤90ns TID:100Krad(Si) SEL:75MeV·cm2/mg
2020
同步SRAM—发展路线图
FLASH存储器—发展路线图
在线调试技术高速通信技术
多核类
控制类通信类
多核架构技术
低功耗技术
当前
2015
2020
数字信号处理器（DSP）—发展路线图
DSP工艺
完成
28nm
在研
40nm
65nm
规划
0.09um
0.13um
0.18um
0S
2006 2007 2008
166MHz， 960MFLOPS
现有
2015年
2020年
可编程器件—产品路线图
产品类型
G A L 门阵 Lattice公司列
典型产品系列
GAL系列产品 ISP系列产品
C
MAX7000S系列产品
P
Altera公司 MAX7000AE系列产品
L
D
Xilinx公司 XC9500系列产品
Altera公司
EPF10K系列产品 ACEX1K系列产品
抗辐射SpaceWire总线 100Mbps
2010
2012
2014
2016
2018
2020
年份
以太网接口—产品路线图
性能
规划在研定型
百兆 AFDX
JEM_TTE 1G
JEM_TTE 10G

常用的ADC和DAC

常用ADC/DAC器件介绍ADC系列：1. ADS5483ADS5483 ADC 拥有高信噪比(SNR) 与无杂散动态范围(SFDR)，可通过第二尼奎斯特区(Nyquist zone) 接收来自DC 的输入频率。

采样速率为135 MSPS 的ADC 在输入频率(IF) 为70 MHz 时可实现78.6 dBFS 的SNR 以及95 dBc 的SFDR，与同类ADC 相比，SNR 高出3.5 dB，SFDR 高出8 dB。

更高性能ADS 5483 能够显著增强设计灵活性，进而使众多应用受益匪浅。

例如，其不仅可针对测量测试系统提供更高的准确度，而且还能凭借更高带宽在包括空中接口等在内的无线通信领域提供更高的灵敏度，如WCDMA、TD-SCDMA、WiMAX、LTE以及多载波3 GSM 等。

2. ADS795x该系列器件不仅可针对高密度应用实现优异的线性与AC 性能，而且优化后还能最大限度地提升诸如手持式医疗仪器、可编程逻辑控制器以及数字电源等电池供电及低电压应用的性能。

ADS795x 产品系列高度集成了众多组件，如GPIO、可编程告警阈值、板上定序器以及SPI 兼容接口等，能最大限度地降低板级空间要求，并简化与主机设备的连接及相关软件。

3. AS1538AS1538带有8个12Bit的分辨率的输入通道。

其在50ksps的转换速度下低于850μA(包括内部基准)消耗电流。

在关断模式下，AS1538的供电电流可降至1.5μA以下。

无论是2.5V的内部基准还是1V至5.25V范围内的外部基准，都能对满刻度模拟输入范围进行设定。

AS1538的I2C兼容接口支持速度高达3.4MHz的接口，包括100kHz 和400kHz的行业标准速度。

用户可编程I2C地址可以在一条I2C总线上挂多达4种设备。

4. LTC2262LTC2262 用1.8V 的低压模拟电源工作，极大地节省了功率，而且不牺牲AC 性能。

这个ADC 在基带提供了72.8dB 的信噪比(SNR) 性能和88dB 的无寄生动态范围(SFDR)。

ADC课程清华大学李福乐老师

• 对同一采样串行转换，对不同采样 pipeline并行操作
• 高精度高速结构，仍是12bit, 100MS/s 以上 ADC的首选结构 • 宽带通信基站、雷达等高端系统
×2n−1
基本转换结构
• 基于放大器的结构，在低电压工艺下设计具有挑战性
• 电路非理想因素限制精度
• 数字校准技术、低功耗设计、宽带输入、 IF应用等是研究热点
LSB段位数L小，则寄生电容影响小可考虑优化电容顶板寄生电容
MOM电容画法
在①和②点分别输入幅度
VR的阶跃，其对DAC输出
Vo的改变量分别为：
2L + Cp2
( ) ΔVO1
=
2M
⋅ 2L
−1+
Cu 2M +1
⋅ Cp2
⋅VR
Cu
( ) ΔVO2
=
2M
⋅ 2L
2 L −1 −1+ 2M
+1
⋅ Cp2
点
Pipeline A/D Core
21
Lecture 2 ADC/DAC Structures
• Flash ADC • Pipeline ADC • SAR ADC • Sigma‐Delta Modulator • Time‐interleaved • R2R DAC • Current‐Steering DAC
3
Flash ADC
可实现性能 3~8 bit
xM ~ xGS/s
• 全并行操作，转换率最高 • 单步转换，延时最小
• 对与反馈控制很重要 • 适合于低分辨率转换器
• 面积、功耗、输入电容 • 雷达系统——射频采样？ • 电路非理想因素限制精度