版图设计
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版图编辑（Layout Editor ）
规定各个工艺层上图形的形状、尺寸和位置
布局布线（Place and route ）
给出版图的整体规划和各图形间的连接
版图检查（Layout Check ）
设计规则检验（DRC,Design Rule Check） 电气规则检查（ERC,Electrical Rule Check） 版图与电路图一致性检验（LVS,Layout Versus
硅
Metal1、Metal2、 poly不能直接对准
2. 设计规则
工艺误差
工艺误差
显影：光衍射导致边缘模糊化 刻蚀：横向刻蚀，使边缘加粗 注入：横向注入导致n+/p+区沿水平方向有不期望的扩大
刻蚀限制最小宽度
2. 设计规则
物理极限
物理极限
串扰：导线过细及间距过短，会使相邻导线发生电耦合 电迁移：铝条过细及间距过短，电迁移作用更明显
用特定工艺制造电路的物理掩膜版图都必须遵循 一系列几何图形排列的规则，这些规则称为版图 设计规则。
由于器件的物理特性和工艺的限制，芯片上物理 层的尺寸进而版图的设计必须遵守特定的规则。
这些规则通常规定芯片上诸如金属和多晶硅的互 连或扩散区等物理现象的最小允许线宽、最小特 征尺寸以及最小允许间隔。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
Metal1线的 最小宽度
3. 基本工艺层版图 金属层：多接触孔
3. 基本工艺层版图 金属层：与源/漏接触
3. 基本工艺层版图 金属层:与多晶接触
3. 基本工艺层版图
串联的nFET
3. 基本工艺层版图
并联的nFET
3. 基本工艺层版图
通孔（Via）:形成相邻两层金属之间的互联
通孔
3. 基本工艺层版图 CMOS版图特点
2. 设计规则
什么是设计规则
设计规则（Design Rule ）
因IC制造水平及物理极限效应对版图几何尺寸提出 的限制要求；
是各集成电路制造厂家根据本身的工艺特点和技术 水平而制定的；
设计人员与工艺人员之间的接口与“协议”；
版图设计必须无条件的服从的准则。
2. 设计规则
什么是设计规则
制定设计规则的主要目的是为了在制造时能用最 小的硅片面积达到较高的成品率和电路可靠性。
2. 设计规则
设计规则与性能 和成品率的关系
严格遵守设计规则可以极大地避免由于短路、断路 造成的电路失效和容差以及寄生效应引起的性能劣 化。
一般来讲，设计规则反映了性能和成品率之间可能 的最好的折衷。
通常，将nMOS管和pMOS管的多晶硅栅极对准， 这样可以由最小长度的多晶硅线条组成栅极连线。 在一般版图中要避免出现长的多晶硅连接的原因 在于多晶硅线条过高的寄生电阻和寄生电容会导 致明显的RC延时。
CMOS反相器中 决定nMOS和 pMOS管的间 距的设计规
则
2. 设计规则
CMOS反相器版图设计
3. 基本工艺层版图
实际尺寸与设 计尺寸的差别
3. 基本工艺层版图 版图尺寸≠最终尺寸
版图尺寸（设计值） ≠芯片的最终尺寸（有效值）
FET沟道长度 设计值L=多晶硅的线宽Wp 有效值Leff=L-△L＜Wp
FET沟道宽度 设计值W=有源区Wa 有效值Weff=W-△W＜Wa
Schematic ）
1. 版图设计入门
EDA工具种类
目前很多集成电路的设计软件都包含有设 计版图的功能，如：
Cadence公司的Virtuoso Layout Synopsys公司的Columbia Mentor Graphics公司的IC Station SDL Tanner公司的L-edit 中国华大的熊猫系统
VLSI设计
1、版图设计
本章概要
版图设计入门 版图设计规则 基本工艺层版图 版图设计方法 设计举例——简单逻辑门的版图设计
1. 版图设计入门 版图设计的定义
版图（layout）：
版图是集成电路从设计走向制造的桥梁，它包含了集 成电路尺寸、各层拓扑定义等器件相关的物理信息数 据。
因为物理结构直接决定晶体管的跨导、寄生电容和电阻， 以及用于特定功能的硅区，所以说物理版图的设计与整 个电路的性能（面积、速度、功耗）关系密切。
另一方面，逻辑门精密的版图设计需要花费很多的时间 与精力。这在按照严格的限制对电路的面积和性能进行 优化时是非常需要的。
但是，对大多数数字VLSI电路的设计来说，自动版图生 成是更好的选择（如用标准单元库，计算机辅助布局布 线）。为判断物理规范和限制，VLSI设计人员对物理掩 膜版图工艺必须有很好的了解。
不同工艺层的间距 (separation)
2. 设计规则 交叠规则（Overlap rule）（1）
交叠有两种形式：
（1）一几何图形内边界到另一图形的内边界长度（intersect） （2）一几何图形外边界到另一图形的内边界长度（enclosure）
B A
intersect
enclosure
2. 设计规则
为了减小寄生效应，设计者也必须考虑对 电路结构进行局部甚至全部的修改。
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
集成电路制造厂家根据这些数据来制造掩膜。
版图设计：
版图设计是创建工程制图（网表）的精确的物理描述 过程，即定义各工艺层图形的形状、尺寸以及不同工 艺层的相对位置的过程。
1. 版图设计入门 版图设计的内容
设计内容：
布局：安排各个晶体管、基本单元、复杂单元 在芯片上的位置
布线：设计走线，实现管间、门间、单元间的 互连
λ由IC制造厂提 供，与具体的工 艺类型有关，m、 n、l、h为比例因 子，与图形类形 有关
2. 设计规则 宽度规则（width rule）（1）
宽度指封闭几何图形的内边之间的距离
最小宽度 最大宽度
2. 设计规则 间距规则（Separation rule）（1）
间距指各几何图形外边界之间的距离
同一工艺层的间距 (spacing)
注意，随着电路复杂度的增加，例如设计中使用到的晶 体管数量的增加，可能的版图数量也会增加。
2. 设计规则 最小宽度与最小间距（1）
2. 设计规则 最小宽度与最小间距（2）
2. 设计规则
距离周边最小距离
2. 设计规则
最短露头
2. 设计规则
通孔与接触孔
2. 设计规则
层间互连约束
Metal2不能直接 接有源区、多晶
横向注入限制了有源区间距
2. 设计规则
常见工艺误差
2. 设计规则 违背设计规则带来的误差（1）
若两层掩膜未对准会产生问题，如金属塞图形与n+区未 对准会导致n+有源区与p型衬底之间发生短路
2. 设计规则 违背设计规则带来的误差（2）
符合设计规则
不符合设计规则 源、漏短路
符合设计规则
不符合设计规则 源、漏变窄
注意，图中pMOS晶体管的沟道宽度比nMOS的要大，这 是典型的对称反相器结构。其中设定kR接近1。
2. 设计规则
CMOS反相器版图设计
了解了典型的CMOS反相器掩膜版图设计的主要步骤后， 要强调的是，这里举的例子仅仅是这个电路许多可能的 版图中的一种。
版图设计规则对掩膜几何排列有一系列的限制，但是， 全定制版图设计过程在器件尺寸、单个器件定位以及器 件间互连布线方面都允许有一定的变化范围，甚至对只 有两个晶体管组成的简单电路也是如此。根据主要的设 计标准和设计规范（如整个硅区的最小化、延时的最小 化、输入输出引脚的定位等），人们可以选择某个掩膜 版图设计方案。
进行DRC（设计规则检查）之后，就在完成的版 图上进行电路参数提取来决定实际的晶体管尺寸， 更重要的是确定每个节点的寄生电容。提取步骤 完成后，提取工具会自动生成一个详细的SPICE 输入文件。
现在就可以使用提取的网表通过SPICE仿真确定 电路的实际性能。
2. 设计规则
如果仿真出的电路性能（如瞬态响应时间 或功耗）与期望值不相符，就必须对版图 进行修改并重复上面的过程。版图修改主 要是对晶体管尺寸中的宽长比进行修改。 这是因为管子的宽长比决定器件的跨导和 寄生源极和漏极电容。
设计规则并不是区分错误设计和正确设计的分界线。
遵守版图设计规则通常大大增加电路成品率的可能 性。
违反某些具体设计规则可使电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价的。
2. 设计规则
Leabharlann Baidu
设计规则分类
设计规则包括几何规则、电学规则以及走 线规则。主要介绍几何规则。
几何设计规则通常有以下两类：
每当有源区被nSelect包围时就形成n+ 每当有源区被pSelect包围时就形成p+ 每当多晶穿越n+区时就形成nFET 每当多晶穿越p+区时就形成pFET 若无接触孔（有源区接触、多晶接触、通
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
Metal1至有源区 接触的最小间距
尺寸确定：确定晶体管尺寸（W、L）、互连尺 寸（连线宽度）以及晶体管与互连之间的相对 尺寸等
1. 版图设计入门 版图设计的目标
设计目标：
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、
改善可靠性
1. 版图设计入门 EDA工具的作用
2. 设计规则 违背设计规则带来的误差（3）
符合设计规则
不符合设计规则 有源区接触不良
2. 设计规则 违背设计规则带来的误差（4）
接触孔下不得有多晶或有源区边缘
3. 基本工艺层版图
N阱
3. 基本工艺层版图
有源区
用于制作nFET和pFET 有源区（Active） 被场氧（FOX）所隔开
3. 基本工艺层版图
2. 设计规则
CMOS逻辑门掩膜版图的设计是一个不断反复的过程。 首先是电路布局（实现预期的逻辑功能）和晶体管尺寸 初始化（实现期望的性能规范）。
绘制出一个简单的电路版图，在图上显示出晶体管位置、 管间的局部互连和接触孔的位置。
2. 设计规则
2. 设计规则
有了合适的版图结构后，就可以根据版图设计规 则利用版图编辑工具绘出掩膜层。这个过程可能 需要多次反复以符合全部的设计规则，但基本布 局不应有太大的改变。
有源区上多晶硅层（晶体管的栅极）的宽度通常取最 小宽度。
2. 设计规则
CMOS反相器版图设计
确定晶体管最小尺寸的设计规则
2. 设计规则
CMOS反相器版图设计
P型MOS管必须放在n阱区。
PMOS的有源区、n阱和n＋区的最小重叠区决定 n阱的最小尺寸。
n＋有源区同n阱间的最小间距决定了nMOS管和 pMOS管间的距离。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
1．微米准则：用微米表示版图规则中 诸如最小特征尺寸和最小允许间隔的绝对 尺寸。
2．λ准则：用单一参数λ表示版图规则， 所有的几何尺寸都与λ成线性比例。
2. 设计规则
设计规则分类
最小宽度
最小间距 拓扑设计规则（绝对值）
最短露头
离周边最短距离
λ设计规则（相对值）
最小宽度w=mλ 最小间距s=nλ 最短露头t=lλ 离周边最短距离d=hλ
规定各个工艺层上图形的形状、尺寸和位置
布局布线（Place and route ）
给出版图的整体规划和各图形间的连接
版图检查（Layout Check ）
设计规则检验（DRC,Design Rule Check） 电气规则检查（ERC,Electrical Rule Check） 版图与电路图一致性检验（LVS,Layout Versus
硅
Metal1、Metal2、 poly不能直接对准
2. 设计规则
工艺误差
工艺误差
显影：光衍射导致边缘模糊化 刻蚀：横向刻蚀，使边缘加粗 注入：横向注入导致n+/p+区沿水平方向有不期望的扩大
刻蚀限制最小宽度
2. 设计规则
物理极限
物理极限
串扰：导线过细及间距过短，会使相邻导线发生电耦合 电迁移：铝条过细及间距过短，电迁移作用更明显
用特定工艺制造电路的物理掩膜版图都必须遵循 一系列几何图形排列的规则，这些规则称为版图 设计规则。
由于器件的物理特性和工艺的限制，芯片上物理 层的尺寸进而版图的设计必须遵守特定的规则。
这些规则通常规定芯片上诸如金属和多晶硅的互 连或扩散区等物理现象的最小允许线宽、最小特 征尺寸以及最小允许间隔。
掺杂硅区:n+
掺杂硅区
nSelect掺As或P,用于制作nFET pSelect掺B,用于制作pFET 属于有源区的一部分
3. 基本工艺层版图
掺杂硅区:p+
3. 基本工艺层版图
多晶硅
多晶硅（Poly Si）
掩蔽n+、p+掺杂 作为MOS栅电容的上导电极板
3. 基本工艺层版图 nFET的形成
3. 基本工艺层版图 pFET的形成
Metal1线的 最小宽度
3. 基本工艺层版图 金属层：多接触孔
3. 基本工艺层版图 金属层：与源/漏接触
3. 基本工艺层版图 金属层:与多晶接触
3. 基本工艺层版图
串联的nFET
3. 基本工艺层版图
并联的nFET
3. 基本工艺层版图
通孔（Via）:形成相邻两层金属之间的互联
通孔
3. 基本工艺层版图 CMOS版图特点
2. 设计规则
什么是设计规则
设计规则（Design Rule ）
因IC制造水平及物理极限效应对版图几何尺寸提出 的限制要求；
是各集成电路制造厂家根据本身的工艺特点和技术 水平而制定的；
设计人员与工艺人员之间的接口与“协议”；
版图设计必须无条件的服从的准则。
2. 设计规则
什么是设计规则
制定设计规则的主要目的是为了在制造时能用最 小的硅片面积达到较高的成品率和电路可靠性。
2. 设计规则
设计规则与性能 和成品率的关系
严格遵守设计规则可以极大地避免由于短路、断路 造成的电路失效和容差以及寄生效应引起的性能劣 化。
一般来讲，设计规则反映了性能和成品率之间可能 的最好的折衷。
通常，将nMOS管和pMOS管的多晶硅栅极对准， 这样可以由最小长度的多晶硅线条组成栅极连线。 在一般版图中要避免出现长的多晶硅连接的原因 在于多晶硅线条过高的寄生电阻和寄生电容会导 致明显的RC延时。
CMOS反相器中 决定nMOS和 pMOS管的间 距的设计规
则
2. 设计规则
CMOS反相器版图设计
3. 基本工艺层版图
实际尺寸与设 计尺寸的差别
3. 基本工艺层版图 版图尺寸≠最终尺寸
版图尺寸（设计值） ≠芯片的最终尺寸（有效值）
FET沟道长度 设计值L=多晶硅的线宽Wp 有效值Leff=L-△L＜Wp
FET沟道宽度 设计值W=有源区Wa 有效值Weff=W-△W＜Wa
Schematic ）
1. 版图设计入门
EDA工具种类
目前很多集成电路的设计软件都包含有设 计版图的功能，如：
Cadence公司的Virtuoso Layout Synopsys公司的Columbia Mentor Graphics公司的IC Station SDL Tanner公司的L-edit 中国华大的熊猫系统
VLSI设计
1、版图设计
本章概要
版图设计入门 版图设计规则 基本工艺层版图 版图设计方法 设计举例——简单逻辑门的版图设计
1. 版图设计入门 版图设计的定义
版图（layout）：
版图是集成电路从设计走向制造的桥梁，它包含了集 成电路尺寸、各层拓扑定义等器件相关的物理信息数 据。
因为物理结构直接决定晶体管的跨导、寄生电容和电阻， 以及用于特定功能的硅区，所以说物理版图的设计与整 个电路的性能（面积、速度、功耗）关系密切。
另一方面，逻辑门精密的版图设计需要花费很多的时间 与精力。这在按照严格的限制对电路的面积和性能进行 优化时是非常需要的。
但是，对大多数数字VLSI电路的设计来说，自动版图生 成是更好的选择（如用标准单元库，计算机辅助布局布 线）。为判断物理规范和限制，VLSI设计人员对物理掩 膜版图工艺必须有很好的了解。
不同工艺层的间距 (separation)
2. 设计规则 交叠规则（Overlap rule）（1）
交叠有两种形式：
（1）一几何图形内边界到另一图形的内边界长度（intersect） （2）一几何图形外边界到另一图形的内边界长度（enclosure）
B A
intersect
enclosure
2. 设计规则
为了减小寄生效应，设计者也必须考虑对 电路结构进行局部甚至全部的修改。
掩膜版图设计流程
2. 设计规则
CMOS反相器版图设计
通过对CMOS反相器掩膜版图的设计来逐步讲解版图设 计规则的应用。
首先，我们要根据设计规则生成每个晶体管。
假设我们要设计一个具有最小晶体管尺寸的反相器。
扩散区接触孔的最小尺寸（能满足源极与漏极互连）、 扩散区接触孔到有源区两边的最小间隔决定了有源区 的宽度。
集成电路制造厂家根据这些数据来制造掩膜。
版图设计：
版图设计是创建工程制图（网表）的精确的物理描述 过程，即定义各工艺层图形的形状、尺寸以及不同工 艺层的相对位置的过程。
1. 版图设计入门 版图设计的内容
设计内容：
布局：安排各个晶体管、基本单元、复杂单元 在芯片上的位置
布线：设计走线，实现管间、门间、单元间的 互连
λ由IC制造厂提 供，与具体的工 艺类型有关，m、 n、l、h为比例因 子，与图形类形 有关
2. 设计规则 宽度规则（width rule）（1）
宽度指封闭几何图形的内边之间的距离
最小宽度 最大宽度
2. 设计规则 间距规则（Separation rule）（1）
间距指各几何图形外边界之间的距离
同一工艺层的间距 (spacing)
注意，随着电路复杂度的增加，例如设计中使用到的晶 体管数量的增加，可能的版图数量也会增加。
2. 设计规则 最小宽度与最小间距（1）
2. 设计规则 最小宽度与最小间距（2）
2. 设计规则
距离周边最小距离
2. 设计规则
最短露头
2. 设计规则
通孔与接触孔
2. 设计规则
层间互连约束
Metal2不能直接 接有源区、多晶
横向注入限制了有源区间距
2. 设计规则
常见工艺误差
2. 设计规则 违背设计规则带来的误差（1）
若两层掩膜未对准会产生问题，如金属塞图形与n+区未 对准会导致n+有源区与p型衬底之间发生短路
2. 设计规则 违背设计规则带来的误差（2）
符合设计规则
不符合设计规则 源、漏短路
符合设计规则
不符合设计规则 源、漏变窄
注意，图中pMOS晶体管的沟道宽度比nMOS的要大，这 是典型的对称反相器结构。其中设定kR接近1。
2. 设计规则
CMOS反相器版图设计
了解了典型的CMOS反相器掩膜版图设计的主要步骤后， 要强调的是，这里举的例子仅仅是这个电路许多可能的 版图中的一种。
版图设计规则对掩膜几何排列有一系列的限制，但是， 全定制版图设计过程在器件尺寸、单个器件定位以及器 件间互连布线方面都允许有一定的变化范围，甚至对只 有两个晶体管组成的简单电路也是如此。根据主要的设 计标准和设计规范（如整个硅区的最小化、延时的最小 化、输入输出引脚的定位等），人们可以选择某个掩膜 版图设计方案。
进行DRC（设计规则检查）之后，就在完成的版 图上进行电路参数提取来决定实际的晶体管尺寸， 更重要的是确定每个节点的寄生电容。提取步骤 完成后，提取工具会自动生成一个详细的SPICE 输入文件。
现在就可以使用提取的网表通过SPICE仿真确定 电路的实际性能。
2. 设计规则
如果仿真出的电路性能（如瞬态响应时间 或功耗）与期望值不相符，就必须对版图 进行修改并重复上面的过程。版图修改主 要是对晶体管尺寸中的宽长比进行修改。 这是因为管子的宽长比决定器件的跨导和 寄生源极和漏极电容。
设计规则并不是区分错误设计和正确设计的分界线。
遵守版图设计规则通常大大增加电路成品率的可能 性。
违反某些具体设计规则可使电路性能改进的可能性 也越大，这种改进可能是以牺牲成品率为代价的。
2. 设计规则
Leabharlann Baidu
设计规则分类
设计规则包括几何规则、电学规则以及走 线规则。主要介绍几何规则。
几何设计规则通常有以下两类：
每当有源区被nSelect包围时就形成n+ 每当有源区被pSelect包围时就形成p+ 每当多晶穿越n+区时就形成nFET 每当多晶穿越p+区时就形成pFET 若无接触孔（有源区接触、多晶接触、通
分析FET特性时
应用Leff、Weff、 Weff/ Leff 不要用L、W、W/L
3. 基本工艺层版图
有源区接触
有源区接触（Active Contact）:硅与互连金属的接触
3. 基本工艺层版图 金属层：与有源区接触
信号互连线 金属层1（Metal1） 电源线、地线
Metal1至有源区 接触的最小间距
尺寸确定：确定晶体管尺寸（W、L）、互连尺 寸（连线宽度）以及晶体管与互连之间的相对 尺寸等
1. 版图设计入门 版图设计的目标
设计目标：
满足电路功能、性能指标、质量要求 尽可能节省面积，以提高集成度，降低成本 尽可能缩短连线，以减少复杂度，缩短延时、
改善可靠性
1. 版图设计入门 EDA工具的作用
2. 设计规则 违背设计规则带来的误差（3）
符合设计规则
不符合设计规则 有源区接触不良
2. 设计规则 违背设计规则带来的误差（4）
接触孔下不得有多晶或有源区边缘
3. 基本工艺层版图
N阱
3. 基本工艺层版图
有源区
用于制作nFET和pFET 有源区（Active） 被场氧（FOX）所隔开
3. 基本工艺层版图
2. 设计规则
CMOS逻辑门掩膜版图的设计是一个不断反复的过程。 首先是电路布局（实现预期的逻辑功能）和晶体管尺寸 初始化（实现期望的性能规范）。
绘制出一个简单的电路版图，在图上显示出晶体管位置、 管间的局部互连和接触孔的位置。
2. 设计规则
2. 设计规则
有了合适的版图结构后，就可以根据版图设计规 则利用版图编辑工具绘出掩膜层。这个过程可能 需要多次反复以符合全部的设计规则，但基本布 局不应有太大的改变。
有源区上多晶硅层（晶体管的栅极）的宽度通常取最 小宽度。
2. 设计规则
CMOS反相器版图设计
确定晶体管最小尺寸的设计规则
2. 设计规则
CMOS反相器版图设计
P型MOS管必须放在n阱区。
PMOS的有源区、n阱和n＋区的最小重叠区决定 n阱的最小尺寸。
n＋有源区同n阱间的最小间距决定了nMOS管和 pMOS管间的距离。
掩膜版图的最后一步是在金属中形成输出节点 VDD和GND接触孔间的局部互连。
掩膜版图中的金属线尺寸通常由金属最小宽度和 最小金属间距（同一层上的两条相邻线间）决定。
注意，为了得到合适的偏置，n阱区必须也有一 个VDD接触孔。
CMOS反相器 的最终掩 膜版图
下图所示为两个简单的CMOS反相器电路的版图。
1．微米准则：用微米表示版图规则中 诸如最小特征尺寸和最小允许间隔的绝对 尺寸。
2．λ准则：用单一参数λ表示版图规则， 所有的几何尺寸都与λ成线性比例。
2. 设计规则
设计规则分类
最小宽度
最小间距 拓扑设计规则（绝对值）
最短露头
离周边最短距离
λ设计规则（相对值）
最小宽度w=mλ 最小间距s=nλ 最短露头t=lλ 离周边最短距离d=hλ