布局布线删减版
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数字后端布局布线
--SOC Encounter
西安电子科技大学
1. 数字后端布局布线 2. encounter的APR的流程（FIFO）
西安电子科技大学
算法模型 c/matlab code
基于standcell的ASIC设计流程
RTL HDL vhdl/verilog
NETLIST verilog
现，即把网表转成layout。这个过程通常称为后端（backend）。
backend的主要任务：
1.将netlist实现成版图（APR） 2.证明所实现的版图满足时序要求、符合设计规则（DRC），layout 与netlist 一致（LVS）。 3.提取版图的延时信息，供前端做post－layout仿真。
西安电子科技大学
输入文件
时序库：TLF 物理库：LEF 门级网表：*.v 时序约束：*.sdc
tools/lib/smic25/feview/std/tlf
IO assignment file：*.io
西安电子科技大学
I/O assignment file
I/O assignment file 是可选的输入文件，它可以用 来指示工具放置IO引脚（在一个块级设计）或IO单元（在 芯片级设计），指示芯片pad的分布。如果希望工具来自 动确定这些位置，您可以将该字段留空。它需要输入一 个.io格式的文件，如果没有这个文件，布局工具将根据实 例网表自动的决定设计的尺寸，而IO的引脚也将随机的分 布。
ห้องสมุดไป่ตู้
西安电子科技大学
Standcell library
综合工具根据基本单元库的功能-时序模型， 将行为级代码翻译成具体的电路实现结构
LAYOUT gds2
布局布线工具根据基本单元库的时序-几何模 型，将电路单元布局布线成为实际电路版图
对功能，时序，制造参数进行检查
TAPE-OUT
西安电子科技大学
当一个设计完成了DC综合，生成网表后，接下来的任务就是网表的物理实
西安电子科技大学
目前业界广泛使用的APR(Auto Place And Route)工具有：
Synopsys公司的ICC Cadence公司的Encounter
西安电子科技大学
自动布局布线流程
数据准备和输入 自动 布局 布线 过程
门级网表 工艺库 参考库 设计约束
布局规划 预布线布局 时钟树 布线 DRC & LVS 版图数据输出
西安电子科技大学
布局布线 是将门级网表（netlist ）转换成版图（layout ），
并对各个电路单元确定其几何形状、大小及位置，同时要确定单 元之间的连接关系。
方法有两种，一种是手工画版图实现，另一种是用自动布局 布线工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成。
--SOC Encounter
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1. 数字后端布局布线 2. encounter的APR的流程（FIFO）
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算法模型 c/matlab code
基于standcell的ASIC设计流程
RTL HDL vhdl/verilog
NETLIST verilog
现，即把网表转成layout。这个过程通常称为后端（backend）。
backend的主要任务：
1.将netlist实现成版图（APR） 2.证明所实现的版图满足时序要求、符合设计规则（DRC），layout 与netlist 一致（LVS）。 3.提取版图的延时信息，供前端做post－layout仿真。
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输入文件
时序库：TLF 物理库：LEF 门级网表：*.v 时序约束：*.sdc
tools/lib/smic25/feview/std/tlf
IO assignment file：*.io
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I/O assignment file
I/O assignment file 是可选的输入文件，它可以用 来指示工具放置IO引脚（在一个块级设计）或IO单元（在 芯片级设计），指示芯片pad的分布。如果希望工具来自 动确定这些位置，您可以将该字段留空。它需要输入一 个.io格式的文件，如果没有这个文件，布局工具将根据实 例网表自动的决定设计的尺寸，而IO的引脚也将随机的分 布。
ห้องสมุดไป่ตู้
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Standcell library
综合工具根据基本单元库的功能-时序模型， 将行为级代码翻译成具体的电路实现结构
LAYOUT gds2
布局布线工具根据基本单元库的时序-几何模 型，将电路单元布局布线成为实际电路版图
对功能，时序，制造参数进行检查
TAPE-OUT
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当一个设计完成了DC综合，生成网表后，接下来的任务就是网表的物理实
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目前业界广泛使用的APR(Auto Place And Route)工具有：
Synopsys公司的ICC Cadence公司的Encounter
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自动布局布线流程
数据准备和输入 自动 布局 布线 过程
门级网表 工艺库 参考库 设计约束
布局规划 预布线布局 时钟树 布线 DRC & LVS 版图数据输出
西安电子科技大学
布局布线 是将门级网表（netlist ）转换成版图（layout ），
并对各个电路单元确定其几何形状、大小及位置，同时要确定单 元之间的连接关系。
方法有两种，一种是手工画版图实现，另一种是用自动布局 布线工具实现（Auto Place and Route，APR） VLSI设计的自动布局、布线必须借助EDA工具完成。