简易数字信号传输性能分析仪

2011全国电子设计竞赛

参赛题目：简易数字信号传输性能分析仪

（E组）

参赛队号：512040

简易数字信号传输性能分析仪

摘要：本系统是通过FPGA产生m序列的数字信号V1和时钟信号V1—clock，将数字信号V1的CMOS电平转换为TTL电平，继而将其信号通过三个不同截止频率的低通滤波器得到V2信号，再将V2信号与伪随机信号发生器产生的V3信号通过加法器相加得出V2a信号，V2a信号即是数字信号分析电路的输入信号。其中伪随机信号用来模拟信道噪声，全部信号相加之后通过四阶低通滤波器网络产生码元，并且在时钟信号的触发下在示波器上显示眼图。

关键词：FPGA；低通滤波；伪随机信号

一．设计任务

设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。

简易数字信号传输性能分析仪的框图如图1 所示。图中，V1 和V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号；V4 和V4-syn 是数字信号分析电路输出的信号和提取的同步信号。

二．设计要求

1．基本要求

（1）设计并制作一个数字信号发生器：

a）数字信号V1 为的m 序列，其时钟信号为V1-clock；

b）数据率为10~100kbps，按10kbps 步进可调。数据率误差绝对值

不大于1％；

c）输出信号为TTL电平。

（2）设计三个低通滤波器，用来模拟传输信道的幅频特性：

a）每个滤波器带外衰减不少于40dB/十倍频程；

b）三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频

率误差绝对值不大于10％；

c）滤波器的通带增益AF在0.2~4.0范围内可调；

（3）设计一个伪随机信号发生器用来模拟信道噪声：

a）伪随机信号V3 为f2(x)=1+x+x^4+x^5+x^12的m序列；

b）数据率为10Mbps，误差绝对值不大于1％；

c）输出信号峰峰值为100mV，误差绝对值不大于10% 。

（4）利用数字信号发生器产生的时钟信号V1-clock进行同步，显示数字

信号V2a的信号眼图，并测试眼幅度。

2、发挥部分

（1）要求数字信号发生器输出的V1 采用曼彻斯特编码。

（2）要求数字信号分析电路能从V2a中提取同步信号V4-syn 并输出；

同时利用所提取的同步信号V4-syn 进行同步，正确显示数字信号V2a的信号

眼图。

（3）要求伪随机信号发生器输出信号V3 幅度可调，V3 的峰峰值范围为100mV~TTL电平。

（4）改进数字信号分析电路，在尽量低的信噪比下能从V2a 中提取同步信号V4-syn，并正确显示V2a的信号眼图。

（5）其他。

三、说明

1、在完成基本要求时，数字信号发生器的时钟信号V1-clock 送给数字信

号分析电路（图1中开关S闭合）；而在完成发挥部分时，V1-clock

不允许送给数字信号分析电路（开关S断开）。

2、要求数字信号发生器和数字信号分析电路各自制作一块电路板。

3、要求V1、V1-clock、V2、V2a、V3 和V4-syn 信号预留测试端口。

4、基本要求（1）和（3）中的两个m序列，根据所给定的特征多项式

f1 (x)和f2(x)，采用线性移位寄存器发生器来产生。

5、基本要求（2）的低通滤波器要求使用模拟电路实现。

6、眼图显示可以使用示波器，也可以使用自制的显示装置。

7、发挥部分（4）要求的“尽量低的信噪比”，即在保证能正确提取同步

信号V4-syn 前提下，尽量提高伪随机信号V3 的峰峰值，使其达到

最大，此时数字信号分析电路的输入信号V2a信噪比为允许的最低信

噪比。

四、总体方案比较与论证

1.信号发生器方案论证

方案一：通过对FPGA芯片如CycloneEP1C6T144进行编程，根据特征多项式，采用线性移位寄存器产生题目要求的两个m序列，通过开关控制时钟信号发送给信号处理电路。

方案二：原理跟上面一样，但主芯片换成DSP，但是DSP仿真器相对比较贵。

综合比较，基于成本和可行性考虑，选择方案一。

2.信号分析电路方案论证

方案一：题目要求滤波截止频率为100K，200K，500K三者可变，可选用集成滤波器UAF42，组成滤波网络，并且外围电路简单，但是集成滤波器价格昂贵，故不采用。

方案二：用RCL组成滤波网络，电路简单，品质因素很高，但增益小于1，故不采用。

方案三：用集成运放组成有源滤波器，不仅增益可调，并且随着级数增加，幅频曲线的在带通的衰减斜率很陡，符合题目的要求。

综合比较，基于成本和电路可行性的考虑，选择方案三。

系统总体框图如图1.1所示

发送滤波器

基带脉冲输入信道

接收滤波器

噪声抽样判决器

基带脉冲

输出同步提取

1

V 2V 2a V 4

V 3

V 眼图观测

S

1clock

V -Manchester

编码

图1.1 系统总体框图

五、模块电路设计

5.1 m 序列数字信号产生模块

本次设计首先采用伪随机m 序列产生基带数字信号。m 序列广泛应用于数字基带信号进行加扰，改善数字序列的位定时质量与帧同步和自适应时域均衡性能。目前，m 序列产生电路的实现方案主要有3种： 方案一：门电路实现

如图2.1所示，基于8片D 触发器产生周期长为28

-1的伪随机M 序列，本原多项式为23481()1f x x x x x =++++。数据速率可有clock 调节，该方法设计简单，但随移位寄存器级数的增长，电路装调困难，且占用的印制板面积较大。

Scope

NOT

Logical Operator1XOR

Logical

Operator D CLK

!CLR

Q

!Q

D Flip-Flop7

D CLK

!CLR

Q

!Q

D Flip-Flop6D CLK

!CLR

Q

!Q

D Flip-Flop5D CLK

!CLR

Q

!Q

D Flip-Flop4D CLK

!CLR

Q

!Q

D Flip-Flop3D CLK

!CLR

Q

!Q

D Flip-Flop2D CLK

!CLR

Q

!Q

D Flip-Flop1D CLK !CLR

Q

!Q

D Flip-Flop 1Constant

Clock

图2.1 基于门电路产生m 序列框图