Verilog实现补码一位乘法课程设计

计算机科学与工程学院

课程设计报告

题目全称：Verilog实现补码一位乘法

课程名称：计算机组成原理

指导老师：文泉职称：

指导老师评语：

指导签字：课程设计成绩：

目录

第 1 章序言 (1)

1.1 课程设计目的 (1)

1.2 课程设计作用 (2)

1.3 课程设计需求 (2)

1.3.1Xilinx设计软件 (2)

1.3.2 在xilinx ISE集成开发环境下，使用Verilog HDL (2)

第 2 章正文 (4)

2.1 实现补码一位乘法的原理 (4)

2.2 比较补码一位乘法方法 (6)

2.2.1 分步乘法 (6)

2.2.2 运算规则 (7)

2.2.3 运算实例 (7)

2.2.4算法流程图 (8)

2.2.5 比较法（Booth算法） (8)

2.3课程设计实验代码（概要设计） (10)

2.4课程设计详细设计方案 (12)

2.4.1顶层方案图的设计与实现 (13)

2.4.2 功能模块的设计与实现 (14)

2.4.3 仿真调试 (13)

第 3 章结论 (16)

3.1课程设计总结 (16)

摘要

本定点补码一位乘法器，具有良好的可移植性。本文介绍了定点补码一位乘法的概念已及定点补码一位乘法的的原理和方法，分析了定点补码一位乘法器的设计，并详细介绍了使用EDA环境，Xilinx设计软件，在XCV200实验板的XCV200可编程逻辑芯片中上进行定点补码一位乘法器的移植。通过测试，系统移植成功。

关键词：定点补码；EDA；一位乘法器；设计

第1 章序言

当今时代是一个信息的时代，我们的生活与信息紧密相连。伴随着计算机的生活化，我们更近一步接触到信息技术的发展。如今，计算机技术迅猛发展，它的发展不仅仅表现在软件领域取得辉煌的成就，同时也在硬件方面也取得了长足的发展。

因此，很多功能已经可以通过硬件来实现。但是通常对嵌入式软件的基本要求是体积小、指令速度快、具有较好的裁减性和可移植性，目前这方面的设计已经很多也很优异，但是基于补码一位乘法器的实现，克服了定点补码乘法器的缺点，实现更加方便有效。

硬件描述语言Verilog提供了强大的电路设计手段，使由硬件模块直接实现补码一位乘法器提供了可能。

1.1 课程设计目的

通过此次课程设计，应达到以下目的：

(1)熟悉

(2)的编程方法;。

(2) 熟悉X ilinx设计软件的开发环境。

(3)掌握补码一位乘法器的工作原理。

(4) 掌握用硬件描述语言设计补码一位乘法器的方法。

1.2 课程设计作用

（1）通过该课程设计，设计出补码一位乘法器。

（2）通过该课程设计，将该成果能够应用于生活。

1.3 课程设计需求

1.3.1 Xilinx设计软件

Xilinx是全球领先的可编程逻辑完整解决方案的供应商。Xilinx研发、

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制造并销售范围广泛的高级集成电路、软件设计工具以及作为预定义系统

级功能的IP（Intellectual Property）核。客户使用Xilinx及其合作伙伴的自动化软件工具和IP核对器件进行编程，从而完成特定的逻辑操作。Xilinx公司成立于 1984年，Xilinx首创了现场可编程逻辑阵列（FPGA）这一创新性的技术，并于1985年首次推出商业化产品。目前Xilinx满足了全世界对 FPGA产品一半以上的需求。Xilinx产品线还包括复杂可编程逻辑器件（CPLD）。在某些控制应用方面CPLD通常比FPGA速度快，但其提供的逻辑资源较少。Xilinx可编程逻辑解决方案缩短了电子设备制造商开发产品的时间并加快了产品面市的速度，从而减小了制造商的风险。与采用传统方法如固定逻辑门阵列相比，利用Xilinx可编程器件，客户可以更快地设计和验证他们的电路。而且，由于Xilinx器件是只需要进行编程的标准部件，客户不需要象采用固定逻辑芯片时那样等待样品或者付出巨额成本。

1.3.2 在xilinx ISE集成开发环境下，使用

利用Xilinx公司的ISE开发设计软件的工程设计流程，具体分为五个步骤：即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、下载（Download）。

图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的第一步，ISE集成的设计工具主要包括HDL编辑器（HDL Editor）、状态机编辑器（StateCAD）、原理图编辑器（ECS）、IP核生成器（CoreGenerator）和测试激励生成器（HDL Bencher）等。

常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。原理图输入是一种常用的基本的输入方法，其是利用元件库的图形符号和连接线在ISE软件的图形编辑器中作出设计原理图，ISE中设置了具有各种电路元件的元件库，包括各种门电路、触发器、锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。

但是在大型设计中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级换代后，所有的原理图都要作相应的改动。故在ISE软件中一般不利用此种方法。

为了克服原理图输入方法的缺点，目前在大型工程设计中，在ISE 软件中常用的设计方法是HDL设计输入法，其中影响最为广泛的HDL语言是VHDL和Verilog HDL。它们的共同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯片的工艺和结构的变化而变化，更利于向ASIC的移植，故在ISE软件中推荐使用HDL设计输入法。

波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只要绘制出激励波形的输出波形，ISE软件就能自动地根据响应关系进行设计；而使用状态机输入时，只需设计者画出状态转移图，ISE软件就能生成相应的HDL代码或者原理图，使用十分方便。其中ISE工具包中的StateCAD就能完成状态机输入的功能。但是需要指出的是，后两种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。

1）综合（Synthesis）

综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是针对VHDL来说的，即将VHDL描述的模型、算法、行为和功能描述转换为FPGA/CPLD基本结构相对应的网表文件，即构成对应的映射关系。

在Xilinx ISE中，综合工具主要有Synplicity公司的

Synplify/Synplify Pro，Synopsys公司的FPGA Compiler II/ Express，Exemplar Logic公司的LeonardoSpectrum和Xilinx ISE中的XST等，它们是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求优化所形成的逻辑连接，输出edf和edn等文件，供CPLD/FPGA厂家的布局布线器进行实现。

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