数字钟设计

一、设计任务

数字钟设计

二、设计条件

本设计基于学校实验室Multisim 8 仿真软件的调试

三、设计要求

教师下达的设计基本要求

①时间以12小时为一个周期；

②显示时、分、秒；

③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；

④要求写论文

四、设计内容

1.设计思想:

数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器和校时这几个部分。数字钟要完成显示需要6个数码管，八段的数码管需要译码器械才能显示，然后要实现时、分、秒的计时需要60进制计数器和12进制计数器，在在仿真软件中发生信号可以用函数发生器仿真，频率可以随意调整。60进制可能由10进制和6进制的计数器串联而成，而小时的12进制可以采用74LS191的十进制计数器和D触发器来产生计数和进位。频率振荡器可以由晶体振荡器分频来提供，也可以由555定时来产生脉冲并分频为1HZ。主体思路如下图所示：

2.电路结构与原理图

（1）数码显示器

在Multisim8仿真器件中，数码管分为需要译码器显示的和无需译码直接显示的两种，需要译码器的数码管有共阳极和共阴极之分，此电路采用的是不需译码直接显示的数码管（如图1所示），这样就简化了电路，增加了调试的正确性。如图2所示的数码管需要译码器才能显示，74LS47是驱动共阳极数码管的器件，74LS48是驱动共阴极数码管的器件。

图2 需译码器的双数码显示

图3 译码器驱动共阴极数码管电路

如图3所示电路，从74LS48的A，B，C，D端输入二进制数便可完成显示功能，而图1的数码管直接输入二进制数便可显示。

（2）60进制计数和12进制计数

在设计数字钟电路中，进制是最主要的一部分，它关系着显示的正确与否。关键在于了解各种器件的作用及功能，而且在调试的过程中容不容易出问题，电路会不会变得复杂，器件的选择最好要统一，以便调试成功。

①分和秒的六十进制：

从常理可知，数字钟需要六十进制和十二进制计数器，而六十进制可通过十进制和六进制串联而成，从而完成数码显示。因为同步加法计数器74LS161可构成16进制以下的计数器，所以此电路中分和秒的计时都采用74LS161来进行设计。而小时是12进制计数，依然用74LS161，但电路作了改进。

在数字钟的控制电路中，分和秒的控制都是一样的，都是由一个十进制计数器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件74LS161N的反馈置数法来实现十进制功能和六进制功能，十进制的同步加法计数器有74160和74192，而没有现成的六进制同步加法计数器。图4是用74LS161构成六进制计数器的结构图，根据74LS161的结构把输出端的0101（十进制为5）用一个与非门74LS00引到Load端便可置0，这样就实现了六进制计数。图5是用74LS161构成十进制计数器的结构图，同样，在输出端的1001（十进制为9）用一个与非门74LS00引到Load端便可置0，这样就实现了十进制计数。在分和秒的进位时，用秒计数器的Load端接分计数器的CLK控制时钟脉冲，脉冲在上升沿来时计数器开始计数。

图4 74LS161构成六进制计数器

图5 74LS161构成十进制计数器

②小时的十二进制：

数字钟的小时要用到十二进制，要用到十进制，并且在计数到12时要清零，所以不能用单纯的十进制计数器，考虑到在12时要清零，还是要用两个74LS161来实现。具体的电路图如图6。个位采用十进制，而且当同时满足十位为1，各位为2时，两个计数器同时清零，这自然就要想到用与非门和非门反馈接到清零或置数端来实现，电路也是用反馈置的方法。其他原理与①相同，不再细讲。。（3）校时

由于Multisim可以仿真，并有函数发生器，最简单的校时方法就是通过开关用函数发生器对CLK端输入脉冲以改变显示的数值。此电路的设计就是采用这种方法校时的，虽可以只用一个函数发生器来实现同步，但调试时结果不能体现出来，所以用另外的函数发生器来实现校时。

校时的具体设计方法是：用一个单刀双掷开关切换计数功能与校时功能，另一端接计数器的脉冲输入端，开关置于函数发生器这一端便可以校时，置于计数器的进位端便是计时。

不校正时间时开关都应打在与非门的那一端，校时时才用键盘操作改变开关的状态。

图6 控制小时显示的进位电路图

（4）振荡器

振荡器可由晶振组成，也可以由555定时器组成。图7是由555定时器构成的1KHZ的自激振荡器，其原理是0.7(2R3+R4+R5)C4=1ms，f=1/t=1KHZ。计时是1HZ的脉冲才是1S计一次数，所以需要分频才能得到1HZ的脉冲，如图8所示电路，是三个用十进制计数器74LS90串联而成的分频器，分频原理是在74LS90的输出端子中，从低位输入10个脉冲才从高位输出1个脉冲，这样一片74LS90就可以起十分频的作用，三个74LS90串联就构成了千分频的电路，输出的便是1HZ的信号，从而达到目的。

在仿真时，1HZ的频率太慢了，在实际中得到的时间不是1S计数一次，所以仿真都是用函数发生器代替，所以在数字钟总电路图中没有振荡器。

图7 555定时器产生频率为1KHZ信号的电路

图8 把1KHZ的信号分频为1HZ信号的电路

3.计算、仿真的过程和结果

在74LS161的调试中发现没有到16而进位在进位时会多出一个消隐状态，为了消除这个状态，我用一个非门从进位端接到异步清零端，就可消除这个状态，

从而让计数重新从零开始。

图中的秒和分的60进制可以用十进制计数器74LS160和74LS161代替，十进制计数器代替74LS161可以减少与非门的使用，这样就更加简化了电路，相当于一个小小的改进。仿真的结果在Multisim中可以清楚地看到。从左到右的函数发生器中第一个是为校时提供的，第二个是为校分提供的，第三个是是正常计数产生脉冲的信号源。

图9 数字钟总电路图和仿真效果(总电路见附图)