集成电路版图绘制及Cadence Virtuoso_工具软件

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画电路原理图软件

画电路原理图软件

画电路原理图软件
有许多可以用来绘制电路原理图的软件,如:
1. Cadence OrCAD:这是一种功能强大的电路设计和仿真软件,可以绘制复杂的电路原理图,并进行仿真和分析。

2. Altium Designer:这是一种专业的电路设计软件,提供了丰
富的元件库和高度定制化的绘图工具,可以绘制出具有高度精确性的电路原理图。

3. NI Multisim:这是一种集成了电路设计、仿真和调试的软件平台,可以绘制电路原理图并进行各种仿真和分析。

4. Eagle:这是一种免费的电路设计软件,功能强大且易于使用,适合初学者和爱好者使用。

5. Proteus:这是一种功能齐全的电路设计和仿真软件,可以绘制电路原理图、进行仿真和布局。

这些软件都提供了丰富的功能和工具,可以根据需要选择使用。

在绘制电路原理图时,要确保没有相同的标题文字出现在文中,这样可以避免混淆和误解。

集成电路设计CADEDA工具实用3-版图绘制及Virtuoso 工具软件

集成电路设计CADEDA工具实用3-版图绘制及Virtuoso 工具软件

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• 第七张mask就是金属1(metal1)了。 需要选择性刻蚀出电路所需要的连接关系。 至此,一个反相器的完整版图就完成了。
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2、Design Rule的简介
• 图解术语
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一个简单的例子
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3、 Virtuoso软件的简介及使用
• 创建Layout Cellview File->New->Cellview
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Layout Editor Window
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Layer Selection Window(LSW)
• Ctrl+W 关闭窗口。 • Shift+W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别,
copy只能复制完整图形对象。 • Shift+Y 黏贴Paste。配合Yank使
用。
• Ctrl+Z 视图放大两倍(也可点住 鼠标右键拖动)
• Shift+Z 视图缩小两倍 • Z 视图放大
版图绘制及Virtuoso 工具软件
主要内容
1. 典型深亚微米工艺流程 2. Design Rule的简介 3. Virtuoso软件的简介及使用 4. PDK简介 5. 版图设计中的相关专题
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1、典型深亚微米工艺流程

版图绘制及Virtuoso工具软件

版图绘制及Virtuoso工具软件

GDS文件操作
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Display Control Window
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
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Virtuoso下快捷键的使用
• • • • • • • • • • • • • Ctrl+A 全选 Shift + X,进入子模块 Shift + B,升到上一级视图 Ctrl + C 中断某个命令,一般用 ESC代替 Shift + C 裁切(chop) C 复制,复制某个图形 Ctrl + D 取消选择。亦可点击空白 处实现。 Ctrl + F显示上层等级 Shift + F显示所有等级 F fit,显示你画的所有图形 K 标尺工具 Shift + K清除所有标尺 L 标签工具 Design Rule Virtuoso软件 M 移动工具 Shift + M 合并工具,Merge N 斜45对角+正交 Shift + O 旋转工具, Rotate O 插入接触孔 Ctrl + P 插入引脚, Pin Shift + P 多边形工具, Polygon P 插入Path(路径) Q 图形对象属性(选中一个图形先) R 矩形工具, 绘制矩形图形 S 拉伸工具, 可以拉伸一个边,也可 以选择要拉伸的组一起拉伸 • U 撤销, Undo • Shift + U重复, Redo, 撤销后反悔 • • • • • • • • • • •
工艺流程
Design Rule
Virtuoso软件
PDK简介
版图设计
GDS文件操作
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Cadence-virtuoso的使用简介(版图绘制)

Cadence-virtuoso的使用简介(版图绘制)

第二章Virtuoso Editing的使用简介全文将用一个贯穿始终的例子来说明如何绘制版图这个例子绘制的是一个最简单的非门的版图§ 2 1 建立版图文件使用library manager首先建立一个新的库myLib关于建立库的步骤在前文介绍cdsSpice时已经说得很清楚了就不再赘述与前面有些不同的地方是由于我们要建立的是一个版图文件因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file这里由于我们要新建一个tech file因此选择前者这时会弹出load tech file的对话框如图2-1-1所示图2-1-1在ASCII Technology File中填入csmc1o0.tf即可接着就可以建立名为inv的cell了为了完备起见读者可以先建立inv的schematic view和symbol view具体步骤前面已经介绍其中pmos长6u宽为0.6u nmos长为3u宽为0.6u model 仍然选择hj3p和hj3n 然后建立其layout view其步骤为在tool中选择virtuoso layout然后点击ok§ 22绘制inverter掩膜版图的一些准备工作首先在library manager中打开inv这个cell的layout view即打开了virtuoso editing窗图2-2-1 virtuoso editing窗口口如图2-2-1所示版图视窗打开后掩模版图窗口显现视窗由三部分组成Icon menu , menu banner ,status banner.Icon menu(图标菜单)缺省时位于版图图框的左边列出了一些最常用的命令的图标,要查看图标所代表的指令只需要将鼠标滑动到想要查看的图标上图标下方即会显示出相应的指令menu banner菜单栏,包含了编辑版图所需要的各项指令并按相应的类别分组几个常用的指令及相应的快捷键列举如下Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z)Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del)Undo ------- 取消编辑(u)Redo -------恢复编辑 (U)Move ------- 移动(m)Stretch ------- 伸缩(s)Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P)Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner状态显示栏位于menu banner的上方显示的是坐标当前编辑指令等状态信息在版图视窗外的左侧还有一个层选择窗口Layer and Selection Window LSWLSW视图的功能1可选择所编辑图形所在的层2可选择哪些层可供编辑3可选择哪些层可以看到由于我们所需的部分版图层次在初始LSW中并不存在因此下一步要做的是建立我们自己的工艺库所需的版图层次及其显示属性为了简单起见以下仅列出绘制我们这个版图所需的最少版图层次层次名称说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔连接金属与多晶硅/有源区Metal1 第一层金属用于水平布线如电源和地Via 通孔连接metal1和metal2Metal2 第二层金属用于垂直布线如信号源的I/O口Text 标签Poly 多晶硅做mos的栅下图是修改后的LSW图2-2-2 LSW如何来修改LSW中的层次呢以下就是步骤1切换至CIW窗口在technology file的下拉菜单中选择最后一项edit layers出现如图窗口图2-2-3 edit layers2在technology library中选择库mylib先使用delete 功能去除不需要的层次然后点击add添加必需的层次add打开如下图的窗口图2-2-4其中layer name中填入所需添加的层的名称Abbv是层次名称缩写Number是系统给层次的内部编号系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次Purpose是所添加层次的功用如果是绘图层次一般选择drawing Priority是层次在LSW中的排序位置其余的选项一般保持默认值在右边是图层的显示属性可以直接套用其中某些层次的显示属性也可以点击edit resources自己编辑显示属性如图2-2-5所示这个窗口还可以在LSW中调出编辑方法很简单读者可以自己推敲就不再赘述上述工作完毕后就得到我们所需的层次接着我们就可以开始绘制版图了§ 2 3 绘制版图一画pmos的版图新建一个名为pmos的cell1画出有源区在LSW中点击active dg注意这时LSW顶部显示active字样说明active层为当前所选层次然后点击icon menu中的rectangle icon在vituoso editing窗口中画一个宽为 3.6u长为6u的矩形这里我们为了定标必须得用到标尺点击misc/ruler即可得到清除标尺点击misc/clear ruler如果你在绘制时出错点击需要去除的部分然后点击delete icon2画栅在LSW中点击poly dg画矩形与有源区的位置关系如下图0.6u6u(gate width)1.5u3.6u图2-2-5 display resource editor3画整个pmos为了表明我们画的是pmos管我们必须在刚才图形的基础上添加一个pselect层这一层将覆盖整个有源区0.6u接着我们还要在整个管子外围画上nwell它覆盖有源区1.8u 如下图所示pselect1.8unwell4衬底连接pmos的衬底nwell必须连接到vdd首先画一个1.2u乘1.2u的active矩形然后在这个矩形的边上包围一层nselect层覆盖active06u最后将nwell的矩形拉长完成后如下图所示nselectactivepselect这样一个pmos的版图就大致完成了接着我们要给这个管子布线二布线pmos管必须连接到输入信号源和电源上因此我们必须在原图基础上布金属线1首先我们要完成有源区源区和漏区的连接在源区和漏区上用contact dg层分别画三个矩形尺寸为0.6乘0.6注意contact间距为1.5u2用metal1dg层画两个矩形他们分别覆盖源区和漏区上的contact覆盖长度为0.3u3为完成衬底连接我们必须在衬底的有源区中间添加一个contact这个contact每边都被active覆盖0.3u4画用于电源的金属连线宽度为3u将其放置在pmos版图的最上方布线完毕后的版图如下图所示图2-3-1 pmos版图通过以上步骤我们完成了pmos的版图绘制接下来我们将绘制出nmos的版图三画nmos的版图绘制nmos管的步骤同pmos管基本相同新建一个名为nmos的cell无非是某些参数变化一下下面给出nmos管的图形及一些参数具体绘制步骤就不再赘述图2-3-2nmos四完成整个非门的绘制及绘制输入输出1新建一个cell inv将上面完成的两个版图拷贝到其中并以多晶硅为基准将两图对齐然后我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交2输入为了与外部电路连接我们需要用到metal2但poly和metal2不能直接相连因此我们必须得借助metal1完成连接具体步骤是a在两mos管之间画一个0.6乘0.6的contactb在这个contact上覆盖poly过覆盖0.3uc在这个contact的左边画一个0.6乘0.6的via然后在其上覆盖metal2dg过覆盖0.3ud用metal1连接via和contact过覆盖为0.3u从下图中可以看得更清楚metal13输出连起来任意延长一个的metal1与另一个相交然后在其上放置一个via接着在via上放置metal2五作标签1在LSW中选择层次text d3点击create/label在弹出窗口中的label name中填入vdd并将它放置在版图中相应的位置上2按同样的方法创制gnd A和Out的标签完成后整个的版图如下图2-3-4 非门的版图至此我们已经完成了整个非门的版图的绘制下一步将进行DRC检查以检查版图在绘制时是否有同设计规则不符的地方第三章 Diva验证工具使用说明 版图绘制要根据一定的设计规则来进行也就是说一定要通过DRC Design RuleChecker检查编辑好的版图通过了设计规则的检查后有可能还有错误这些错误不是由于违反了设计规则而是可能与实际线路图不一致造成版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的所以编辑好的版图还要通过LVS Layout VersusSchematic验证同时编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数电路仿真程序可以调用这个数据来进行后模拟下面的框图可以更好的理解这个流程图 3-0-1 IC后端工作流程验证工具有很多我们采用的是Cadence环境下集成的验证工具集DIV A下面先对DIV A作一个简单介绍DIV A是Cadence软件中的验证工具集用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据从而进行版图和线路图的对查LVS外还可以在设计的初期就进行版图检查尽早发现错误并互动地把错误显示出来有利于及时发现错误所在易于纠正DIV A工具集包括以下部分1设计规则检查iDRC2版图寄生参数提取iLPE3寄生电阻提取iPRECadence cdsSPICE 使用说明资料收藏 PCB 收藏天地4 5电气规则检查 iERC 版图与线路图比较程序 iLVS 需要提到的是 Diva 中各个组件之间是互相联系的 有时候一个组件的执行要依赖另 一个组件先执行 例如 要执行 LVS 就先要执行 DRC 在 Cadence 系统中 Diva 集成在版 图编辑程序 Virtuoso 和线路图编辑程序 Composer 中 在这两各环境中都可以激活 Diva 要 运行 Diva 前 还要准备好规则验证的文件 可以把这个文件放在任何目录下 这些规则文 件的写法下面专门会进行说明 也会给出例子 这些文件有各自的默认名称 如 做 DRC 时的文件应以 divaDRC.rul 命名 版图提取文件以 divaEXT.rul 命名 做 LVS 时规则文件应 以 divaLVS.rul 命名§31DRC 规则文件的编写我们制定了以下规则 n 阱的最小宽度 阱与阱之间的最小间距 ndiff 到 nwell 的最小间距 pdiff 到 nwell 的最小间距 p mos 器件必须在 nwell 内 有源区的最小宽度 有源区之间的最小间距 多晶硅的最小宽度 多晶硅间的最小宽度 多晶硅与有源区的最小间距 多晶硅栅在场区上的最小露头 源 漏与栅的最小间距 引线孔的最小宽度 引线孔间的最小间距 多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距 金属 1 的最小宽度 金属 1 间的最小间距 金属 2 的最小宽度 金属 2 间的最小间距 金属 2 的最小挖槽深度 通孔的最小宽度 通孔间的最小间距 通孔与引线孔间的最小间距 metal1 覆盖通孔的最小间距 4.8u 1.8u 0.6u 1.8u仍旧以前面的非门为例 1.a n 阱(well) 1.b 1.c 1.d 1.e 2.a 2.b 3.a 3.b 3.c 3.d 3.e 4.a 4.b 4.c 4.d 5.a 5.b 6.a 6.b 6.c 7.a 7.b 7.c 7.d 有源区 active1.2u 1.2u 0.6u 0.6u 0.6u 0.6u 0.6u 0.6u 0.9u 0.3u 0.3u 1.2u 0.9u 1.2u 1.2u 1.2u 0.6u 0.9u 0.6u 0.3u第 11 页 共 11 页多晶硅poly引线孔 contact金属 1metal1金属 2metal2通孔 viaCadence cdsSPICE 使用说明资料收藏 PCB 收藏天地7.e metal2 覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则 我们就可以编写出相应的 DRC 规则检查文件 见附录 1 取名为 divaDRC.rul 这个文件的第一部分是层次处理 用于生成规则文件中所要应用到的层 次 可以是原始层或是衍生层 例如 nwell=geomOr("nwell") 在文件中引用到的所 有原始物理层次都要用双引号括起来 这一句的目的是在后面应用到 nwell 这个原始物 理层次时 不需要再用引号括起来 前面几句都是这个意思 后面四句则生成版图验证 中必须的一些层次 有一点需要注意的是 在 geomOr 的关键字和 ( 之间不能出现 空格 nwell=geomOr (“nwell”)的写法系统在编译时会报错 下面这个语句相当于一个条件转移语句 当有drc命令时 执行下面的规则 否则跳 转到下一个命令 ivIf( switch( "drc?" ) then 在设计规则检查中 主要的语句就是drc 了 先简单介绍一下这个语句的语法 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层 如果定义 给出 输出层 则通过drc检查的出错图形就可以保 存在该输出层中 此时 如果没有modifiers选项 则保存的是原始的图形 如果在modifiers 选项中定义了修改方式 那么就把修改后的结果保存在输出层中 如果没有定义outlayer 层 出错的信息将直接显示在出错的原来层次上 Inlayer1和inlayer2代表要处理的版图层次 有些规则规定的是只对单一层次的要求 比如接触孔的宽度 那么可以只有inlayer1 而有些规则定义的是两个层次之间的关系 如 接触孔和铝线的距离 那么要注明两个层次 Function中定义的是实际检查的规则 关键字有sep 不同图形之间的间距 , width 图形的宽度 , enc 露头 , ovlp(过覆盖), area 图形面积 , notch 挖槽的宽度 等 关系有>, <, >=, <=, ==等 结合起来就是 sep<3, width<4, 1<enc<5 这些关系式 例如 drc(nwell width < 4.8 "Minimum nwell width =4.8") 在此例中 没有outlayer 的定义 也没有modifiers的定义 所以发现的错误都直接显示在nwell层上 例子中 inlayer 就是nwell 检查的只是n阱层的规则 function是width<4.8 表示n阱宽度小于4.8微米 所以上面这句的执行结果就是把n阱层中宽度小于4.8u的图形当做错误输出 后面引号中的 信息起到说明提示作用 需要时可以查询 对查错没有实际意义 同样需要注意的是 在drc 和 之间同样不能有空格 否则系统会提示没有drc语句 从上面讨论不难看出 DIVA 规则文件的编写对格式有一定要求 在规则文件中我们还可以看到saveDerived语句 如 saveDerived(geomAndNot(pgate nwell) "p mos device must in nwell") 这一句将输出不在nwell内部的pgate pmos 这种写法在规则文件的编写中经常碰到 要熟练掌握 另外 在DRC文件中 引号引出的行是注释行 以上就是对DRC文件编写的一些简单介绍 对于其中使用的关键字 作者有专门的说明 文章 同时在本文后面作者还会给出一个完整的DRC校检文件并给出详细说明 读者可以参 照它 以加深对文件编写的理解§32 版图提取文件的介绍上面已经提到 通过DRC验证的版图还需要进行LVS也就是版图和线路图对查比较 实际 上就是从版图中提取出电路的网表来 再与线路图的网表比较 那么如何提取版图网表呢 这里我们就要使用到DIVA的extract文件 下面是它的简单介绍 首先 同DRC一样 extract文件的最开始同样是这样一条语句第 12 页 共 12 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地ivIf switch extract then 它相当于一个条件转移语句 当有extract这个命令时 执行下面的规则 否则跳转到另外 的循环 接着 extract文件中要进行的是层次定义 它一般分为三个步骤 1 识别层定义 recognition layer 2 终端层定义 terminal layer 3 伪接触层定义 psuedo_contact layer 然后是定义层次间的连接关系 使用geomConnect语句将版图间的不同层次连接起来 一个 extract文件只能有一个geomConnect语句 构成完整的网表 例如句子 geomConnect via contact psd nsd poly metal1 via via metal1 metal2 其中 via语句的作用是使用连接层连接任意数目的层次 但要注意的是 一个via语句中只 能出现一个连接层 但在geomConnect语句中via语句可以出现的次数不限 以上语句表示 在有contact的地方 psd nsd poly metal1 是相互连接的 在有via 的地方metal1和metal2 相连 注意后一个via和前一个的意义不同 上述工作完成之后 我们接着要进行的工作是器件的提取 device extraction 使 用extractDevice语句 extractDevice 语句定义电路中用到的元器件 这是提取文件中的 关键语句 语法说明如下 extractDevice( reclayer termlayer model physical ) 其中reclayer是识别层 它应该是后来通过逻辑关系生成的提取层 这个层上的每一个图形 都会被当作是一个元器件 Termlayer是端口层 它表示的是元器件的端口 一定要是可以连接的层次 具体的端口定 义因元器件而异 Model指的是元器件的类型 与端口要对应 例如下两句 extractDevice( pgate (GT "G")(psd "S" "D")(NT "B")"pfet ivpcell" ) extractDevice( ngate (GT "G")(nsd "S" "D")(pwell "B")"nfet ivpcell" ) 分别提取出pmos管和nmos管 接着很重要的一步是器件尺寸测量 使用measureParameter语句 例如 w1 measureParameter length ngate butting nsd .5 这一句测量的是nmos的沟道宽度 注意后面的.5必须加上 否则测出的将是两倍的沟道宽度 下面使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中 以便在做 LVS时 可以与线路图中的网表互相对比 saveInterconnect( nsd psd poly contact metal1 ) saveRecognition 这个命令将提取产生的可以识别的图形保存下来 通常和 extractDevice语句中的识别层一致 saveRecognition( ngate "ngate" ) saveRecognition( pgate "pgate" ) 以上就是对extract文件的一个简要介绍 读者可以参看附录中完整的例子 以加深对它的 理解§3接下来 就是LVS检查了3LVS文件的介绍LVS文件在diva中 由于版图提取在extract中就已经完成第 13 页 共 13 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地中的逻辑结构相对就比较简单 只需进行网表比较 参数比较 以及把一些 并联或串联 的元器件归并等即可 所以这一部分文件不会因为工艺层次不同而有很大不同 可以根据范 本做少许改动 以下只介绍一下LVS的基本结构 lvsRules procedure(mosCombine(value1,value2) ……. ) Procedure(mosCompare(lay,sch) ……. ) permuteDevice(parallel “pmos” mosCombine) compareDeviceProperty(“pmos” mosCompare) ) 至于例子 读者可以参考附录§3一 DRC 的说明4Diva 的用法编 辑 好 的 验 证 文 件 都 存 在 ..\export\home\wmy\myLib\ 下 文件名分别是 divaDRC.rul divaEXT.rul divaLVS.rul 有了这三个文件就可以进行版图验证了 下面 将以一个非门为例子来进行说明 在编辑版图文件的同时就可以进行DRC检查 在virtuoso版图编辑环境中 单击Verify 菜单 上面提到的DIVA工具都集成在这个菜单下 先介绍设计规则检查DRC 单击第一个子 菜单DRC就会弹出DRC的对话框 如下图 3-4-1 DRC 菜单窗口第 14 页 共 14 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地Checking Method 指的是要检查的版图的类型 Flat 表示检查版图中所有的图形 对子版图块不检查 与电路图中类似 最上层电路 由模块组成 而模块由小电路构成 有些复杂的版图也是如此 Hierarchical 利用层次之间的结构关系和模式识别优化 检查电路中每个单元块内部是 否正确 hier w/o optimization 利用层次之间的结构关系而不用模式识别优化 来检查电路中每 个单元块 Checking Limit 可以选择检查哪一部分的版图 Full 表示查整个版图 Incremental 查自从上一次 DRC 检查以来 改变的版图 by area 是指在指定区域进行 DRC 检查 一般版图较大时 可以分块检查 如果选择这种方式后 Coordinate 这个输入框就变为可输入 可以在这个框内输入坐标 用矩形的左下角和右上角的坐标来表示 格式为 12599:98991 115682:194485 或者先单击 Sel by Cursor,然后用鼠标在版图上选中一个矩形 这个输入框也会出现相应 的坐标 如果不出现可以多选几次 Switch Names 在DRC文件中 我们设置的switch在这里都会出现 这个选项可以方便我们对版图文件进行 分类检查 这在大规模的电路检查中非常重要 Run-Specific Command FileInclusion Limit上面的两项并不是必需的 可以根据默认设定 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件 Rules File 指明DRC规则文件的名称 默认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里 Machine 指明在哪台机器上运行DRC命令 local 表示在本机上运行 对于我们来说 是在本机运行的 选local remote 表示在远程机器上运行 Remote Machine Name 远程机器的名字 在填好规则文件的库和文件名后 根据实际情况填好 Checking Method 和 Checking Limit就可以单击OK运行 这时可以在CIW窗口看到运行的信息 同时在版图上也会出现发 亮的区域 如果有错误 错误在版图文件中可以看到 另外也可以选择Verify-Markers-Find菜单来帮助找错 单 击菜单后会弹出一个窗口 在这个窗口中单击apply就可以显示第一个错误 这个窗口较简 单 大家看一下 再试几次就可以了 同样 可以选择Verify-Markers-Explain来看错误的原因提示 选中该菜单后 用鼠标 在版图上出错了的地方单击就可以了 也可以选择Verify-Markers-Delete把这些错误提示删 除 Virtuoso版图编辑环境下的菜单见图3-4-2第 15 页 共 15 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地图 3 –4-2Virtuoso 菜单二版图提取Extractor说明为了进行版图提取 还要给版图文件标上端口 这是LVS的一个比较的开始点 在LSW 窗口中 选中 metal1 pn 层 然后在 Virtuoso 环境菜单中选择 pn 指得是引脚 pin Create-Pin 这时会出来一个窗口 如下图 3-2-3 创建版图端口窗口 填上端口的名称 Terminal Names 和Schematic中的名字一样 模式 Mode 一般选 rectangle 输入输出类型 I/O Type 等 至于Create Label属于可选择项 选上后 端口 的名称可以在版图中显示 填好可以直接在版图中画上端口 往往有好几个端口 可以都画好在单击Hide 这 些端口仅表示连接关系 并不生成加工用的掩模板 只要求与实际版图上铝线接触即可 也没有规则可言第 16 页 共 16 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地版图的完成后 就可以提取了 在版图编辑环境下选择Verify –extractor 下弹出菜单如图 3-2-4Extractor 窗口图 3-2-5 提取出的文件 填好提取文件库和文件名后 单击OK就可以了 然后打开Library Manager 在库myLib下 nmos单元中增加了一个文件类型叫extracted的文件 可以用打开版图文件同样的方式打开 它 图3-2-5就是提取出来的版图 可以看到提取出来的器件和端口 要看连接关系的话 可以选择Verify-probe菜单 在弹出窗口中选择查看连接关系 版图的准备工作基本上就完成了 接下来是线路图的准备工作 线路图的准备工作相第 17 页 共 17 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地对较简单 有几个要注意的地方 首先 在库的选用上 要用Sample库中的元件 其次 线 路图的端口名称要与版图中的端口名称一致 最后 在线路编辑完成后要进行检查 可以直 接单击左边第一个快捷键 也可以选择菜单Check--Current Cellview 在版图和线路图的准备工作完成后就可以进行LVS了图3-2-6 LVS 参照图3-2-6的弹出菜单 填好规则文件的库和文件名 要进行LVS的两个网表 其实 在LVS中比较的是两个网表 一个是schematic中 另一个是extracted 所以两个schematic文 件也可以比较 只是一般没这个必要 设置完以后单击RUN 片刻后就回弹出一个窗口表 示LVS完成或者失败 失败时可以在上面的菜单中单击Info看运行的信息再进行处理 LVS 完成后 可以在上面的弹出菜单中单击Output 这时会弹出LVS的结果 当然 LVS完成并不是说LVS通过了 可能会有很多地方不匹配 这时要查看错误可以 在LVS窗口中单击Error Display 即可在Extracted和Schematic 中查看错误第 18 页 共 18 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地第四章 Cadence 中 Verilog 的一些使用方法§41Verilog 的文本编辑器随着电路规模的增大和复杂 传统的图形输入模式已不可行 语言描述电路 成为潮流 它的方便性和好的更改性 维护性在实践中得到很好的体现 尤其现 在强大的综合工具 和系统集成对核的需求性使 Verilog 更有用武之地 每个硬 件工程师应该学习掌握它 在进入 Cadence 后在命令行中键入 textedit *.v↙ (此处*为文件名 在 textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框 和 Windows 中常用的文本编辑框很象图 4-1-1textedit 文本编辑框界面 图中的主菜单 File View Edit Find 及各自底下的子菜单和 Windws 中的 文本编辑器差不多 使用方法相似 这里就不多说了 编好程序保存可以进 行后续工作了§4一2Verilog 的模拟仿真命令的选择 在命令行中键入 verilog↙ 会出现关于此命令的一些介绍 如下 -f <filename> read host command arguments from file. -v <filename> specify library file -y <filename> specify library directory -c compile only -s enter interactive mode immediately第 19 页 共 19 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地-k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中 简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性 先进行语法的检查 选择参数- c 键入 如下命令 verilog –c *.v↙ 根据 Cadence 的报告 查找错误信息的性质和位置 然后进入文本编辑器进 行修改 再编译 这是个反复的过程 直到没有语法错误为止 (2)-s 进入交互式的环境 人机交互运行和下面的参数联合使用 (3)+gui & verilog 仿真有命令和图形界面两种方式 图形界面友好和 windows 使用很 象 很好掌握 一般都使用图形方式 &”符号是后台操作的意思 不影响 前台工作 如此时你可以在命令行输入其它的命令 其它的命令参数选择比较复杂 这里就不介绍了 故我们这里常用的命令是 verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面 $附 命令行输入 !!↙ 是执行上一条命令 命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令 上述附注对命令输入速度提高有所帮助 二 SimVision 图形环境 SimVision 是 Verilog-XL 的图形环境 主要有 SimControl Navigator Signal Flow Browswer Wactch Objects Window SimWave 等窗口第 20 页 共 20 页。

Cadence软件包含工具及功能介绍

Cadence软件包含工具及功能介绍

Cadence软件介绍Cadence 是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计和PCB 板设计。

Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。

Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。

Cadence 是一个大型的EDA 软件,它几乎可以完成电子设计的方方面面,包括ASIC 设计、FPGA 设计和PCB 板设计。

Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。

Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。

下面主要介绍其产品线的范围。

1、板级电路设计系统。

包括原理图输入、生成、模拟数字/混合电路仿真,fpga设计,pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。

包括:A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。

B、Check Plus HDL原理图设计规则检查工具。

(NT & Unix)D、Allegro Expert专家级PCB版图编辑工具(NT & Unix)E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具F、SigNoise信噪分析工具G、EMControl 电磁兼容性检查工具H、Synplify FPGA / CPLD综合工具I、HDL Analyst HDL分析器J、Advanced Package Designer先进的MCM封装设计工具2、Alta系统级无线设计这部分包括:A、SPW (Cierto Signal Processing Work System)信号处理系统。

可以说,spw包括了matlab的很多功能,连demo都有点象。

它是面向电子系统的模块化设计、仿真和实现的环境。

它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。

集成电路版图设计cadence设计流程

集成电路版图设计cadence设计流程

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Cadence IC版图工具Virtuso的使用简介

Cadence IC版图工具Virtuso的使用简介
目录下,随着 icfb的启动,各层颜色就会被载入。 如果在打开layout后各层没有被调入,详见后面(如 何调入版图的层)。
建立一个库(续)
3.在CIW窗口中点击file/ new/ library….. 给库任意取名字(如:lib_1),在右侧选 compile a new techfile. (如图) 点击OK,填入工艺文件的路径和名称。
DRC检查(续)
DRC检查(续)
• 在CIW窗口中查找错误
• 回到layout中改正错误,并重新做DRC。反复修改,直到所 有错误都被修改。
LVS检查
• DRC保证了版图能够在流片中没有违规 • LVS则保证了流片出来逻辑功能的正确性。 • LVS=layout versus schematic • 步骤:
建立一个库(续)
4.在CIW窗口中点击tools/ library manager 我们就看到了新建的库lib_1 在下拉菜单中选择new/ cell view,取一个cell name:INV。 在该窗口中点击tool选择Virtuoso。 OK!这样就建立了一个画版图的平台。
如何调入版图的层
• N-Well
N-Well的规则(续)
Island and Poly
Island and Poly(续)
Poly
PLUS
PLUS(续)
Contact and Metal-1
Contact
Metal-1
Via-1
Metal-2 and Via
Metal-3
Cadence 版图工具Virtuoso简介
作者:卢俊 2006-7-5
内容安排
• 本次上机实验的任务 • 使用Virtuoso设计版图的步骤简介 • 电子58所0.5um工艺设计规则介绍

版图绘制及Virtuoso_工具软件

版图绘制及Virtuoso_工具软件

2020/5/1
共41页
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Display Control Window
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Virtuoso下的快捷键的使用(1)
• Ctrl+A 全选 • Shift+B Return,升到上一级视图 • Ctrl+C 中断某个命令,一般用
ESC代替。 • Shift+C 裁切(chop)。 • C 复制,复制某个图形 • Ctrl+D 取消选择。亦可点击空白
改变你的访问权利
Library Manager – Edit – Access Permissions form.
使用 UNIX command chmod 来改变你在该 Library中的访问权利(用的很少)
2020/5/1
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版图中的Layout单元消失了
A cellview often contains instances of cells from other design libraries. If you open a cellview that contains instances of cells from a library that the layout editor cannot find, the following happens:共41页来自13一个简单的例子
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3、 Virtuoso软件的简介及使用
• 创建Layout Cellview File->New->Cellview
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Layout Editor Window
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实验三Virtuoso版图设计

实验三Virtuoso版图设计

实验三Virtuoso版图设计一、实验目的1、熟练掌握Virtuoso工具;2、利用Virtuoso工具进行倒相器的版图设计及DRC、ERC、LVS检查。

二、实验步骤1、在终端提示符下,键入icfb&,启动Cadence软件。

2、在弹出的library manager窗口中建立一个新的库,如图3-1和3-2所示。

图3-1 Library Manager中新建库文件图3-2 Library Manager中新建库文件输入完库文件名之后,在Technology Library中选择Attach to existing tech library,在弹出的库连接中选择AMI 0.6μC5N(3M,2P)工艺库。

3、在library manager窗口中先选择刚才新建立的库,再在菜单文件选项中选择新建Cell View,如图3-3所示。

图3-3 Library Manager中新建Cell View文件在图3-4 新建Cell View打开的窗口中输入Cell Name,并选择Tool为Virtuoso。

图3-4 新建Cell View打开窗口中输入Cell Name4、点击OK之后,弹出Virtuoso窗口,如图3-5。

如果弹出的Virtuoso窗口左面没有LSW菜单,把Virtuoso窗口关闭,从新回到Library Manager窗口中,如图3-6所示,选择自己所建的库,再在右面的Cell中选中刚才所建的Cell,View选中Layout,在Layout上点击右键选择Attach to existing tech library,在弹出的库连接中选择第二个工艺库,再双击View中的Layout,打开Virtuoso窗口。

图3-5 Virtuoso editing窗口图3-6 Library Manager窗口版图视窗打开后,掩模版图窗口显现。

视窗由三部分组成:Icon menu、menu banner、status banner。

virtuoso layout chop用法

virtuoso layout chop用法

virtuoso layout chop用法全文共四篇示例,供读者参考第一篇示例:Virtuoso是一种集成电路(IC)设计工具,其中包含了一个名为Layout Chop的功能,它用于将复杂的版图设计拆解成简单的片段以方便布局设计师进行管理和优化。

在本文中,我们将介绍Layout Chop的用法和优势,帮助您更好地利用Virtuoso进行版图设计。

一、什么是Layout ChopLayout Chop是Virtuoso中的一个功能模块,它可以将复杂的版图设计分割成多个小片段,每个片段都可以单独进行处理和优化。

这样一来,布局设计师可以更轻松地对版图进行管理和修改,同时也可以提高工作效率和准确性。

1. 更容易管理和修改版图设计2. 提高设计效率和准确性Layout Chop可以帮助布局设计师更好地组织版图设计,从而提高工作效率和准确性。

布局设计师可以根据需要快速定位到特定的片段进行修改,而不需要对整体版图进行操作,这样可以节省时间并降低错误发生的可能性。

3. 更好地应对复杂设计需求对于复杂的版图设计,在不使用Layout Chop的情况下,布局设计师可能会面临繁琐的操作和困难的管理。

而使用Layout Chop可以帮助布局设计师更好地应对复杂的设计需求,提高设计的灵活性和可扩展性。

1. 打开Virtuoso软件,并加载需要进行版图设计的电路设计。

2. 在Virtuoso的主菜单中找到Layout Chop功能,并点击打开。

3. 在Layout Chop界面中,可以看到版图设计被分割成多个小片段,每个片段都有一个独立的编号和名称。

4. 可以通过单击不同的片段来选择需要进行修改或优化的部分,也可以通过调整布局范围和参数来定义要分割的片段。

5. 对选定的片段进行修改和优化,完成后可以保存并导出修改后的版图设计。

通过以上步骤,布局设计师可以更好地利用Layout Chop功能来管理和优化版图设计,提高工作效率和准确性。

Virtuoso软件的使用技巧

Virtuoso软件的使用技巧
使icfb和终端可以同时使用
Tools →Library Manager
新建库: File→New →Library
File→New →Cell View
Tool:Composer-Schematic
主要内容
1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
主要内容
1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真
Calibre →Run PEX
128
129 # add layout topcell name to replace xxx
130 setenv LAYOUT_PRIMARY "OP_CL_3p"
131 #setenv LAYOUT_PRIMARY "mpw_08"
132 #setenv LAYOUT_PRIMARY "HDPWM_top_with_buffer"
调用生成的模块
常用的快捷键
i (instance):插入元件 f (full screen):全屏幕 w (wire) :连线 p (pin):加管脚 q (quality):编辑属性
e:进入下一层模块 ctrl+e:返回上一层模

[ : 缩小两倍 ] :放大两倍
主要内容
1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真

04集成电路版图基础-Cadence工具简介

04集成电路版图基础-Cadence工具简介

编辑好端口属性后,在版图编辑窗口中需 要添加端口的位置画一小矩形,之后再单 击一次,放置端口名,即完成一个端口。 这里的metal1端口图层仅表示连线关系, 不生成掩模板,无所谓规则,只要与实际 版图上的铝线连接即可。

添加power端口需要选择sym pin 模式, 打开create symbolic pin 窗口。 以添加vdd端口为例,
PMOS
NMOS
二、绘制版图
1、新建版图文件:
在库文件管理器 “cell”一栏中选中需 要设计版图的电路文 件 在库文件管理器菜单 中依次点击file— new—cell view,出 现新建文件窗口

文件名
文件库名
文件类型
选用工具

注意,版图文件的library name(库名)、 cell name(单元名)必须与电路文件相同。 点击“tool”右侧的工具选择按钮,选择 “virtuoso”,点击OK,完成新文件创建。

工艺库文件在工程创 建之初已经确定,不 用再做操作。而可供 选择的图层,根据不 同设计需求会有所不 同。常用图层名称及 其含义
版图图层名 称 Nwell Active Pselect Nselect Poly cc(或cont) Metal1 Metal2 Via
含义 N阱 有源扩散区 P型注入掩膜 N型注入掩膜 多晶硅 引线孔 第一层金属 第二层金属 通孔
2、版图编辑界面

版图编辑窗口中,顶端显示文件所对应的 库名、单元名、文件类型信息。 单元名 文件类型
库名

版图编辑窗口由icon menu(图标菜单)、 menu banner(菜单栏)、status banner(状 态栏)三部分组成。

电气原理图用什么软件画

电气原理图用什么软件画

电气原理图用什么软件画
画电气原理图可以使用多种软件,以下是其中一些常用的软件:
1. AutoCAD:AutoCAD是一款功能强大的设计软件,能够绘
制各种类型的图纸,包括电气原理图。

它提供了丰富的绘图工具和符号库,可以根据需要进行自定义设置。

2. EPLAN Electric P8:EPLAN Electric P8是一款专业的电气设计软件,具有丰富的符号库和自动化设计功能。

它可以根据输入的电路信息自动生成电气原理图,并支持导出到其他格式。

3. Visio:Visio是微软公司推出的一款流程图和图表绘制软件,也可以用来绘制电气原理图。

使用Visio,可以方便地绘制各
种符号和连接线,并添加文字描述。

4. EasyEDA:EasyEDA是一个在线电路设计工具,可以用来
绘制电路图和电气原理图。

它提供了简单易用的界面和大量的电路符号,支持实时协作和云存储。

5. SmartDraw:SmartDraw是一款通用的图表绘制软件,其中
包括电气原理图的绘制功能。

它提供了大量的电气符号和模板,可以帮助用户快速创建电气原理图。

以上是一些常见的电气原理图绘制软件,可以根据个人需求选择适合的工具。

集成电路版图基础-Cadence工具简介

集成电路版图基础-Cadence工具简介
(1) DRC (Design Rule Check) 设计规则检 查。
(2) ERC(Electrical Rule Check) 电学规则检 查。
(3) LVS(Layout Versus Schemati) 版图和电 路图一致性比较
(4) LPE(Layout Parameter Extruction) 版 图寄生参数提取
或快捷键k或点击图标
2)点击任意所需一点为起点 3)移动鼠标到空白处再次点击完成标尺 4) 按<Esc>键停止标尺命令 5)按shift+k 清除所有标尺
反相器版图实例
在P型衬底上制作CMOS反相器,需要一个 PMOS管和一个NMOS管。其中PMOS管制 作在N阱中,包含有源扩散区、多晶硅栅; NMOS管包含有源扩散区、多晶硅栅。
选择Verify-probe菜单,在弹出窗口中可以 选择查看连接关系。
3、 LVS
Layout vs. schematic comparison(版 图与电路对比),检查设计完成的版图是 否与原电路相符。
在版图编辑窗口菜单中选择verify-LVS 即 可打开对话框。
注意:如果之前运行过LVS,此时会出现一 个提示窗口。选中form contents(重新创 建LVS文件内容) ,继续LVS。
如果验证成功,返回LVS窗口,单击 “output”按钮,查看验证报告。
LVS验证报告:
错误类型
错误位置
错误原因
错误数量
错误原因
快捷键 p c q
Shift+k Shift+z
3、LSW:
layer select window(图层选 择窗口)。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层,以及各图层的图样属性。

集成电路版图基础-Cadence工具简介篇00

集成电路版图基础-Cadence工具简介篇00

(b)
3. 复制(Copy) 1)复制命令Edit→copy,或快捷键c 或点击图标
2)点击目标图形 3)移动鼠标到空白处再次点击完成复制 4) 按<Esc>键停止复制命令
4. 移动(move) 1)复制命令Edit→move,或快捷键m 或点击图标
2)点击目标图形 3)移动鼠标到空白处再次点击完成移动 4) 按<Esc>键停止移动命令
k
Shift+k
Shift+z
Zoom in(放大) Ctrl+z
3、LSW:


layer select window(图层选 择窗口)。该窗口显示设计版 图所用的工艺库文件的位置、 可供选择和当前选中的版图图 层,以及各图层的图样属性。 如右图显示当前所用工艺库文 件位于“MYLIB”目录下,当前 选择的图层为“active”。


注意:如果之前运行过LVS,此时会出现 一个提示窗口。选中form contents(重新 创建LVS文件内容) ,继续LVS。

如果验证成功,返回LVS窗口,单击 “output”按钮,查看验证报告。

LVS验证报告:
错误类型
错误位置
错误原因
错误数量
错误原因
Cadence工具简介
光电工程学院
王智鹏
一、浏览电路

Cadence virtuoso 基于linux操作系统, 主要包括电路系统设计工具、版图设计工 具和版图验证工具。软件启动后,会看到 全局管理窗口——CIW

在CIW窗口中点击“Tools”,选择 “library manager”打开库文件管理器。 并从中单击选择所需的library—cell—view, 双击“schematic”打开目标电路图。

Cadence芯片版图设计工具Virtuso

Cadence芯片版图设计工具Virtuso

CADENCE芯片版图设计工具VIRTUSO/DIV A/DRACULA入门手册 (2)1、使用V IRTUSO/D IV A/D RACULA之前的准备 (2)1.1、要找一台装有工具IC的计算机 (2)1.2、要能连接到该计算机上 (2)2、工具IC的软件环境配置 (3)2.1、创建工具IC的启动目录,即工作目录。

(3)2.3、将(.cdsinit和.cdsenv)拷贝到工具IC的启动目录 (3)2.4、在工作目录下创建工艺库文件 (3)2.5、启动工具IC,命令为icfb& (3)2.6、配置工艺库路径 (4)2.7、添加工艺提供的一些辅助库.............................................................. 错误!未定义书签。

2.8、添加Multipart Path ............................................................................. 错误!未定义书签。

2.9、安装PCELL ......................................................................................... 错误!未定义书签。

3、开始一个新的设计---编辑电路图与版图 (5)3.1、新建一个设计库 (5)3.2、Attach库 (6)3.3、创建新设计 (6)3.4、编辑电路图 (7)3.5 编辑版图 (8)3.6 可以根据习惯改变版图的层次显示特性 (9)3.7、完成版图编辑之后先保存再退出 (10)4版图的DRC检查 (10)4.1、基于Diva的方式 (10)4.2、基于Dracula的方式 (10)5、LVS (12)5.1、准备版图的GDS文件 (12)5.2、准备电路网表 (12)5.3、用LOGLVS转换电路网表成LVS要求格式 (14)5.4、修改lvs的命令文件 (14)5.6、运行dracula来生成lvs任务的可执行文件 (14)5.7、在控制台下,运行文件 (14)5.8、查看错误 (14)5.9、修改 (15)6、PAD相关 (15)6.1、准备pad库 (15)6.2、导入pad版图的GDS文件 (15)6.3、更新gds和cdl (16)6.4、修改cdl (16)7、一些小经验 (17)8、附件清单 (18)9、后记 (18)Cadence芯片版图设计工具Virtuso/Diva/Dracula入门手册(以上华0.6um DPDM工艺设计库为例)Cadence 是一套功能强大的EDA软件,包含有诸如IC、SE等常用芯片设计工具。

集成电路版图设计(Cadence IC Design - Virtuoso Ver 6.10)

集成电路版图设计(Cadence IC Design - Virtuoso Ver 6.10)

中文名稱:積體電路版圖設計英文名稱:Cadence IC Design - Virtuoso版本:Ver 6.10發行時間:2006年11月28日製作發行:Cadence Design Systems, Inc地區:美國語言:英語簡介:[已通過安全檢測]Linux 軟體,不存在病毒[未通過安裝測試]等待下載完成軟體版權歸原作者及原軟體公司所有,如果你喜歡,請購買正版軟體共用服務時間:每天:8點至23點共用伺服器:Donkey Server No.2軟體名稱:Cadence IC Design - Virtuoso版本號:Ver 6.10軟體語言:英語運行環境:Unix/Linux/Solaris軟體大小:3.2GB軟體分類:行業軟體Virtuoso客戶定制設計帄臺Virtuoso定制設計帄臺是一套全面的系統,能夠在多個工藝節點上加速定制IC的精確晶片設計。

個人消費電子和無線產品已經成為當今全球電子市場的主導力量。

人們對這些設備新功能和新特色無止境的需求正推動著射頻、類比和複合信號應用設備前所未有的高速發展。

要設計滿足這些需求的新產品,IC設計師必須掌握精確的類比量——電壓、電流、電荷,以及電阻和電容等參數值的連續比率。

此時這些企業應求助於全定制設計。

全定制設計方法可在面積和功耗最小化的同時令性能最大化。

但它需要一批有著極高技能水準的特定的工程師投入巨大的手工勞力。

此外,定制類比電路對於物理效應非常敏感,這在新的納米工藝節點上進一步得以激化。

為了簡化設計定制IC的工藝,並將其集成到最終產品中,半導體和系統公司需要精密的軟體和流程方法滿足快速上市和快速量產的目標。

Cadence Virtuoso定制設計帄臺為定制模擬、射頻和混合信號IC提供了極其迅速而精確的設計方式。

·基於通用資料庫的綜合產品滿足了各個工藝節點的複雜設計需求。

·自動化約束管理有助於將整個流程以及分散分部的設計鏈控制在設計意圖之內。

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2020/4/30
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27
PDK 中的常用元器件版图
NMOS: (poly)&(active)&(nplus)&(psub)
PMOS: (poly)&(active)&(pplus)&(nwell)
2020/4/30
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28
电容:
2020/4/30
• 这是一个28um×28um的 电容,电容值为566fF。
• Ctrl+W 关闭窗口。 • Shift+W下一个视图。 • W 前一个视图。 • Y 区域复制Yank。和copy有区别,
copy只能复制完整图形对象。 • Shift+Y 黏贴Paste。配合Yank使
用。
• Ctrl+Z 视图放大两倍(也可点住 鼠标右键拖动)
• Shift+Z 视图缩小两倍 • Z 视图放大
2020/4/30
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7
• 第五张mask是p+mask。
p+在Nwell中用来定义PMOS管或者NMOS体端 引出;p+在Pwell中用来作为欧姆接触。
2020/4/30
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8
• 第六张mask就是定义接触孔了。 首先腐蚀SiO2到需要接触的层的表面。其次要能够 使金属接触到扩散区或者多晶硅区。
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Virtuoso软件及PDK使用演 示
2020/4/30
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谢谢!
Library路径不对 该Library并不存在与cds.lib文件中 解决方法
编辑相应的 cds.lib 文件
2020/4/30
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不能打开一个 Cellview或编辑一个Cellview
有的时候你在一个Library中不能打开一个或编辑 Cellview,这种情况的发生则说明你并没有权利 访问该Cellview。 解决方式:
2020/4/30
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二极管
• CMOS N阱工艺中二极管结构一般有两种,一是psub-nwell,另一个 是sp-nwell,其中SP即P+重掺杂,在源漏扩散时形成。SP/N-WELL 二极管存在寄生PNP三极管和较大的串联电阻。
2020/4/30
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设计中常见的问题
找不到相应的Library 原因: 在FTP主文件夹下的“cds.lib”文件中的
2020/4/30
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PDK简介(2)
2020/4/30
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PDK简介(3)
• PDK不仅提供了MOS管和接触孔的版图单 元,而且还提供了各类电阻、电容、电感 以及三极管等常用器件的Layout cell,并可 以根据具体要求设置器件的相关属性,参 考PDK自带的说明文件,灵活的使用PDK 可以为版图的绘制带来了很大的帮助
2020/4/30
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4、PDK简介(1)
• 在以前,PMOS管、NMOS管、电容、电阻以及 接触孔contact等一系列元器件都是手工绘制的, 效率比较低。因此为了提高效率,让设计者有一 个流畅的设计环境,降低开发周期,许多工艺制 造产商都提供了相应尺寸工艺下的PDK。PDK全 称Process Design Kit,它主要是由Cadence的 Schematic和Layout Tool为主体所组成的,它可 以看作是一个工作平台,在这个工作平台上可以 加载一些模拟软件和验证软件,形成一个完整的 设计平台,这样的一个设计模式有助于缩短设计 者的开发周期。
2020/4/30
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These ares contain cell instances from a library that the layout editor cannot find.
To include the missing cells,
-> Add the path to the library containing the cell masters to the cds.lib file.
2020/4/30
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PDK建立
• 要想使用PDK首先要创建Library时建立起和Virtuoso软件之间的链接 关系:
例:建立Library
在建立Library时需要定义techfile,此时应选择“Attach to an existing techfile”,“Technology Library”选项中应选择所采用的 PDK,避免以后发生无法预期的错误。
改变你的访问权利
Library Manager – Edit – Access Permissions form.
使用 UNIX command chmod 来改变你在该 Library中的访问权利(用的很少)2020/4/0共41页37
版图中的Layout单元消失了
A cellview often contains instances of cells from other design libraries. If you open a cellview that contains instances of cells from a library that the layout editor cannot find, the following happens:
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Layout Editor 菜单(1)
Abstract用于版图抽取,Dracula Interactive用于Dracula工具进行DRC等 Verify菜单下的DRC等是用于Diva工具的。
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Layout Editor 菜单(2)
• 这里以反相器为例简单的介绍下其制作的 基本工艺流程。
2020/4/30
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3
• 第一张mask定义为n-well(or n-tub)mask
a)离子注入:制造nwell。
b)扩散:在所有方向上扩散,扩散越深,横向也延 伸越多。
2020/4/30
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• 第二张mask定义为active mask。
可以选择要拉伸的组一起拉伸
• U 撤销。 Undo。 • Shift+U重复。Redo。撤销后反悔
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Virtuoso下的快捷键的使用(2)
• V 关联attach。将一个子图形 (child)关联到一个父图形 (parent)后,若移动parent, child也跟着移动;移动child, parent不会移动。
有源区用来定义管子的栅以及允许注入的p型或 者n型扩散的管子的源漏区。
2020/4/30
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5
• 忽略版图中无法体现的一些mask:诸如channel stop、阈值电压调整等
• 要介绍的第三张mask为poly mask:
它包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n+mask,用来定义需要注入 n+的区域。
处实现。
• Ctrl+F显示上层等级 • Shift+F显示所有等级 • F fit,显示你画的所有图形 • K 标尺工具 • Shift+K清除所有标尺 • L 标签工具
• M 移动工具 • Shift+M 合并工具,Merge • N 斜45对角+正交。 • Shift+O 旋转工具。Rotate • O 插入接触孔。 • Ctrl+P 插入引脚。 Pin • Shift+P 多边形工具。Polygon • P 插入Path(路径) • Q 图形对象属性(选中一个图形先) • R 矩形工具。绘制矩形图形 • S 拉伸工具。可以拉伸一个边,也
• ESC键 撤销功能 • Tab键 平移视图Pan。按Tab,用鼠
标点击视图区中某点,视图就会移 至以该点为中心。 • Delete键 删除 • BackSpace键 撤销上一点。这就不 用因为Path一点画错而删除重画。 可以撤销上一点。 • Enter键 确定一个图形最后一点。 也可以双击鼠标左键。 • Ctrl+方向键 移动Cell。 • Shift+方向键 移动鼠标。 • 方向键 移动视图。
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• 多晶硅电阻
多晶硅电阻结构较简单,分为两种类型,一种用 POLY1做阻值区,另一种是用POLY2做阻值区。多晶硅 电阻的方块电阻最小,但精度最高,随工艺,电压和温度的变 化较小,适合高精度场合使用。
• 阱电阻
阱电阻就是一N阱条(或P阱条),两头进行N+(P+)扩 散以进行接触。其薄层电阻值一般在1-10K欧/方,属高阻。 其电压系数和温度系数大,受光照辐射影响也大,但匹配 性好,通常可用在精度要求不高的地方,如上拉电阻或保 护电阻等。
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Display Control Window
2020/4/30
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Virtuoso下的快捷键的使用(1)
• Ctrl+A 全选 • Shift+B Return,升到上一级视图 • Ctrl+C 中断某个命令,一般用
ESC代替。 • Shift+C 裁切(chop)。 • C 复制,复制某个图形 • Ctrl+D 取消选择。亦可点击空白
When you try to open the cellview, you see a warning dialog box listing cells that the layout editor cannot find
When you close the dialog box, the cellview opens, but each area containing a missing cell displays a flashing box with an X
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