数电知识之锁存器和触发器

5.1 概述
由于采用的电路不同，触发的信号的触发方式不 同：电平触发、脉冲触发和边沿触发三种。 分类：根据触发器逻辑功能的不同分为： SR触发器 JK触发器 D触发器 T触发器 根据锁存器的逻辑功能不同分为 SR锁存器和D锁存器
5.1 概述
• 锁存器与触发器电路都有两个互补的输出端Q和Q ，其中Q的状态定义为其输出状态。 将触发器在接收信号之前所处的状态称为现态 （初态），用Qn表示；而将接收信号之后建立的 新的稳定状态称为次态（新态）以Qn+1表示。 锁存器与触发器的差异： 锁存器对脉冲电平敏感的存储单元电路，它只在 输入脉冲的高电平（或低电平）期间对输入信号 敏感并改变状态。 触发器对脉冲边沿敏感的存储单元电路，它只在 触发脉冲的上升沿（或下降沿）瞬间改变其状态。
5.2 锁存器
• A、SR锁存器 1、基本SR锁存器 I、由与非门构成的SR锁存器
Q Q Q Q
&
&
S
R
S (a) 逻辑图
R (b)
S
R 逻辑符号
5.2 锁存器
• 根据与非门的逻辑特点，锁存器的逻辑表达式为：
Q Q
Q SQ
Q RQ
R
&
&
S
5.2 锁存器
• 工作原理：
Q
0
1
Q
R 0
S 1
结论： 1、由两个同步SR触发器组成主从触发器，它 们受互补的时钟脉冲控制； 2、只在时钟脉冲的跳变沿触发翻转； 3、对于负跳沿触发的，输入信号必须在CP 正跳沿前加入，为主触发器触发翻转作好准备， 而CP正跳沿后的高电平要有一定的延迟时间，以 确保主触发器达到新的稳定状态；同理，CP负跳 沿使从触发器发生翻转后，CP的低电平也必须有 一定的延迟时间，以确保从触发器达到新的稳定 状态。
5.3 触发器的电路结构和工作原理
2）工作原理：
1 a）当CP=1时，主触发 器的输入门G1和G2门 打开，主触发器根据 SR的状态进行翻转， 而对于从触发器，CP 经G9反相后加于它的 输入门为0电平，G5和 G6门封锁，其状态不 受主触发器输出影响， 或者说保持状态不变。
1
1
0
5.3 触发器的电路结构和工作原理
S
R
Q
Q
初始 置1 保持 置0 保持
不允 不定 许
5.2 锁存器
II、由或非门构成的基本SR锁存器 逻辑图 逻辑符号
R
0
>=1
0
Q
0
S R
S R
Q
Q
0
>=1
0
0
S
Q
5.2 锁存器
功能表 R 0 0 1 S 0 1 0 Q 不变 1 0 0 不定 逻辑表达式
Q RQ
Q SQ
约束条件：RS=0
5.3 触发器的电路结构和工作原理
CP
CP G2 1
Q'
Q
Qቤተ መጻሕፍቲ ባይዱ
D
TG1
G1 1 CP
Q’
TG3
G3 1
CP
G4 1
CP
CP
TG2
TG4
CP
CP
• 工作原理： 1、CP正跳变后，TG1导 通，TG2截止，输入信 号D送入主锁存器。假 设D为1时，经TG1传 到G1的输入端，使 Q ' 0 Q’=1。同时，TG3截止， TG4导通，显然G3输 入端和G4输出端经 TG4连通，使从触发器 维持在原来的状态不变。
Q1 S CP S Q2 R CP R
Q Q1 Q SQ
Q Q3 Q RQ
Q n1 S Qn
Q
n1
RQ
n
在等式中出现两个一 样的Q，它们含义不 一样，右边的Q表示 每个CP作用前锁存器 的状态，即现态Qn， 左边的Q表示CP作用 后锁存器的新状态， 即次态 Qn+1。
数电知识—锁存器和触发器
本章重点内容: • 掌握触发器、锁存器的分类； • 了解各种触发器、锁存器的电路结构、 工作原理及动作特点； • 掌握各种触发器的逻辑功能及功能的 相互转换。
5.1 概述
锁存器、触发器与逻辑门一样，是组成数字 系统的基本单元电路。与逻辑门不同的是它们具 有记忆功能。把能够存储一位二进制的基本单元 电路统称为触发器（Flip - Flop）。 为了实现记忆一位二值信号的功能，触发器 必须具备以下两个特点： 1、具有两个能自行保持信号的功能，用来表示逻 辑状态的0和1； 2、在触发信号的操作下，根据不同的输入信号可 以臵成1或0状态即从一种稳定状态转换成另一种 稳定状态，当触发信信号消失后，新的状态被保 持下来。
CP G5 D S R G4
&
0 0 0
Q4
G2
0
>=1
0
Q
0
0 1
× 0 1
不变 不变 0 1 1 0
1
G3
0
&
0 0
Q3
0
>=1
0
Q
0
G1
1
5.2 锁存器
• 2、传输门控D锁存器
Q
D G1
TG
1
Q
C
C
TG
Q
1
这种电路结构常 见CMOS集成电路 当中。它与逻辑 门控D锁存器逻辑 功能完全一样。
Q
5.3 触发器的电路结构和工作原理
CP RD G1
0 0 0
&
0
Q5
0 0 0
&
0
0
&
0
Q3
0 0
Q
D
0 0 0
G5 G6
&
0
G3 G4
&
• 电路结构 由6个与非门构 成，其中G1和 G2构成基本SR 存锁器。
Q6
0
0 0
0
Q4
0 0 0
&
0
Q
SD S 1D RD C1 R
Q
SD
G2
Q
5.3 触发器的电路结构和工作原理
1 b）当CP由1变成0后， 情况则相反，G1和G2封 锁，R、S不影响主触发 器的状态，而这时从触 发器的G5和G6则打开， 从触发器可以翻转。此 时从触发器是在CP的下 降沿发生翻转，CP一旦 达到0电平后，主触发 器被封锁，其状态不受 RS的影响。从触发器的 状态也不可能再改变。
1
0
1
5.3 触发器的电路结构和工作原理
5.2 锁存器
• 结论3： R=1、S=1时：根据与非门的逻辑功能不 难推知，锁存器保持原有状态不变，即原来的状 态被锁存器存储起来，这体现了锁存器有记忆能 力。
Q
1
？1
Q
R 0
S
Q 0 1
1
&
&
1
1
0
1 0
不变
S
0
0
R
0
不定
5.2 锁存器
• 结论4： R=0、S=0时：Q=Q=1，不符合触发器的 逻辑关系。并且由于与非门延迟时间不可能完全 相等，在两输入端的0同时撤除后，将不能确定触 发器是处于1状态还是0状态。所以触发器不允许 出现这种情况，这就是基本SR锁存器的约束条件。
5.3 触发器的电路结构和工作原理
CP RD 1
0 0 0
0
1
G1
&
D
0
Q5
0 0 0
&
0
D Q3
0 0 0
&
0
Q
D
0 0 0
G5 G6
&
G3 G4
D Q6
0
0 0 0
&
D
0
Q4
0 0 0
&
0
Q
D
G2
SD
1
• 当CP由0变1时触发器 翻转。这时G3和G4门 打开，它们的输出Q3 和Q4的状态由G5和G6 的输出状态决定。 G4输出的 D一方面使Q 的状态为D，另一方面 使G3的输出为D避免使 触发器臵零；另外G4 至G6的反馈线使G6输 出维持D，继续维持G4 的输出为 D 。
Q4
G2
0
>=1
0
0
Q
D CP
1D C1
0
Q
1
G3
0
&
0 0
Q3
0
>=1
0
Q
Q
0
G1
5.2 锁存器
它只有两个输入端：数据输入D和时钟控制输入CP。 当CP＝0时，G3、G4门封锁，输出为0，使G1和G2 构成的基本SR锁存器处于保持状态，无论D信号如 何，输出不变。当CP＝1时，G3、G4门打开，输出 信号取决于D。 Q CP D Q
Q 0
&
&
S
1
0
R
5.2 锁存器
• 结论1： R=0、S=1时：由于R=0，不论原来Q为0 还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即 不论锁存器原来处于什么状态都将变成0状态，这 种情况称将锁存器臵0或复位。R端称为锁存器的 臵0端或复位端。
Q
1
0
Q
&
&
R 0 1
R
S 1 0
Q 0 1
R S Qn 0 1 0 1 0 1 Qn+1 0 1 1 1 0 0 × × 功能
主触发器的状态 在CP=1期间均可以 发生变化，从触发 器的状态只在CP从 10时发生变化， 解决了电平触发方 式的空翻问题。
0 0 0 0 0 1 0 1 1 0 1 0
保持
置1
置0
1 1 1 1
0 1
不定
5.3 触发器的电路结构和工作原理
5.3 触发器的电路结构和工作原理
• B、边沿触发器 主从触发器对激励信号的要求比较严格，抗干扰 能力弱，而边沿触发器具有较强抗干扰能力，可 靠性高。它只要求激励信号在时钟触发边沿的前 后几个延迟时间保持不变，触发器就可以稳定地 工作。边沿触发器的时钟触发方式为上升沿触发 和下降沿触发。 1、维持－阻塞边沿触发器 维持－阻塞式边沿D触发器为例。
1
1
5.2 锁存器
• 2、逻辑门控SR锁存器（同步SR锁存器） 这种锁存器在基本SR锁存器前增加了一对逻辑 门。
Q G1 & Q & G2 Q Q Q R 1S C1 1R Q Q
S
R
Q S CP
G3 & S
& G4 CP R (b) 曾用符号 S CP R (c) 国标符号 S
CP R (a) 逻辑电路
S
0
1
5.2 锁存器
• 结论2： R=1、S=0时：由于S=0，不论原来Q为0 还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即 不论锁存器原来处于什么状态都将变成1状态，这 种情况称将锁存器臵1或臵位。S端称为锁存器的 臵1端或臵位端。
Q
0
1
Q
&
&
S
1
1
R 0 1 1
R
S 1 0 1
Q 0 1 不变
5.2 锁存器
• 工作原理： CP＝0时，G1和G2门同时被封锁，且输出为1，此时R、 S的状态不会影响锁存器的输出，同步SR锁存器状态不 变。 1 0 0 CP＝1时，G1和G2打 开，此时R、S端的信 号传送到基本SR锁存 器中，从而使锁存器 发生翻转。 1
1
5.2 锁存器
• 根据逻辑图可得此时的逻辑表达式：
CP G3
1
G4
1
G2 C
Q
5.3 触发器的电路结构和工作原理
• A、主从触发器
主从触发器是目前使用较多的触发器之一， 它克服了同步RS触发器抗干扰能力差的特点，提 高了电路的可靠性。主从触发器由两级触发器构 成，其中一级接收输入信号，其状态直接由输入 信号决定，称为主触发器，还有一级的输入与主 触发器的输出相连，其状态由主触发器的状态决 定，称为从触发器。
5.3 触发器的电路结构和工作原理
• I、由两个同步SR触发器组成的主从触发器
Q Q Q Q
Q S S CP
Q R R 1S C1 1R S CP R
CP
曾用符号
国标符号
5.3 触发器的电路结构和工作原理
1）组成：与非 门 1 、 2、 3、 4构成主触发 器，与非门5、 6、7、8构成 从触发器。 时钟CP直接 作用于主触 发器，反相 后作用于从 触发器。
5.3 触发器的电路结构和工作原理
CP
CP G2 1
Q'
Q
Q
D
TG1
G1 1 CP
Q’
TG3
G3 1
CP
G4 1
CP
CP
TG2
TG4
CP
CP
• 2、CP负跳变后， TG1截止，TG2导通， 由此切断了D 端与主 锁存器的相连，同时 TG2将G1的输入端与 G2的输出端相通， 使主锁存器维持现态 不变。从触发器的情 况是：TG3导通， TG4截止，主锁存器 的状态送入从触发器。 Q ' 传给G3，于 =0经TG3 是Q＝1
Q n 1 0 置 0
不允许
5.2 锁存器
• 特征方程（特性方程）： • 波形图：
Q n 1 S R Q n RS 0
CP S R Qn+1
5.2 锁存器
• B、D锁存器 1、逻辑门控D锁存器 这种锁存器能消除SR锁存器中不确定状态。
CP G5 D S R G4
0
&
0
5.2 锁存器
功能表
CP 0 1 1 1 1 1 1 1 1 R × 0 0 0 0 1 1 1 1 S × 0 0 1 1 0 0 1 1 Q
n
Q
n+1 n
功能
× 0 1 0 1 0 1 0 1
Q
Q n1 Q n 保持 Q n1 Q n 保持
0 1 1 1 0 0 不用 不用
Q n 1 1 置 1
CP 0 RD 1
0 0 0
&
D
0
G1
0 0 0
Q5
&
0
0
&
0
D
0 0 0
G5 G6
&
G3 G4
Q3 1
0 0
D Q6
0
0 0 0
&
0
Q4 1
0 0 0
&
0
SD
1
G2
• 工作原理： I、SD和RD接至基本SR锁 存器的输入端，分别是 预臵端和清零端，且低 电平有效。 Q II、假设：SD=RD=1。 CP＝0时：与非门G3和G4 封锁，其输出Q3=Q4 = 1，触发器状态不变。 同时由于Q3至Q5和Q4至 Q Q6的反馈信号将G5和G6 两门打开，故可接收信 号 D。
5.3 触发器的电路结构和工作原理
• II、由传输门组成的CMOS主从触发器
CP
CP G2 1
Q'
Q
Q
D
TG1
G1 1 CP
TG3
Q’
CP
G3 1
CP
G4 1
CP
TG2
TG4
CP
CP
D触发器只有一个输 入端，主从锁存器 都由传输门TG和反 Q 相器经交叉连接构 D 1D 成的双稳态电路。 Q C1 CP TG1、TG2、G1、G2组 成主触发器，TG3、 TG4、G3、G4组成从 触发器。CP和CP为 互补时钟脉冲。