全加器实验报告
设计全加器实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图输入、编译、仿真和下载等操作。
3. 培养学生动手实践能力和创新思维。
二、实验原理全加器是一种能够进行二进制加法运算的数字电路，它能够处理来自低位的进位输入。
全加器由两个半加器和两个或门组成。
其中，两个半加器分别用于处理两个一位二进制数的相加，而两个或门则用于处理来自低位的进位输入。
全加器的输入信号包括三个：两个加数A和B，以及来自低位的进位输入Cin。
输出信号包括两个：和S和进位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验器材1. Quartus II软件2. FPGA开发板3. 连接线4. 电源四、实验步骤1. 创建工程（1）打开Quartus II软件，选择“File”→“New Project Wizard”创建新工程。
（2）填写工程名称、工程路径等信息，点击“Next”。
（3）选择目标器件，点击“Next”。
（4）选择“Block Diagram/Schematic File”作为工程类型，点击“Next”。
（5）填写工程文件名称，点击“Finish”。
2. 设计全加器原理图（1）在原理图编辑窗口中，双击鼠标左键弹出元件输入对话框。
（2）在对话框右侧打开元件库，找到所需的半加器、或门等元件。
（3）将半加器和或门等元件拖入原理图编辑窗口。
（4）连接元件，形成全加器电路。
3. 编译工程（1）选择“Processing”→“Start Compilation”开始编译。
（2）等待编译完成，检查编译报告。
4. 仿真（1）选择“Simulation”→“Start Simulation”开始仿真。
（2）在仿真窗口中观察波形，验证全加器电路的功能。
5. 下载到FPGA开发板（1）选择“Tools”→“Programmer”打开编程器。
一位全加器 实验报告
一位全加器实验报告实验报告：全加器的原理与实验一、实验目的本实验旨在探究全加器的原理及其在数字电路中的应用，通过实际操作加深对全加器的理解，并掌握其工作原理和性能特点。
二、实验器材1. 74LS86集成电路芯片2. 电源3. 示波器4. 逻辑分析仪5. 连接线6. 示波器探头三、实验原理全加器是数字电路中常用的逻辑运算器件，用于实现三个二进制数的相加运算。
全加器由两个半加器和一个进位输入组成，能够实现三个二进制数的相加运算，并输出相应的和与进位。
全加器的工作原理是基于二进制加法的逻辑运算规则，通过逻辑门的组合实现。
四、实验步骤1. 将74LS86集成电路芯片插入实验板中，并连接电源。
2. 将输入端A、B、Cin分别与电源接通，观察输出端Sum和Cout的变化。
3. 使用逻辑分析仪和示波器对输入端和输出端进行观测和分析，记录实验数据。
4. 分别改变输入端A、B、Cin的状态，观察输出端Sum和Cout的变化，记录实验数据。
5. 对实验数据进行分析和总结，验证全加器的工作原理和性能特点。
五、实验结果通过实验观测和数据分析，得出以下结论：1. 全加器能够实现三个二进制数的相加运算，并输出相应的和与进位。
2. 输入端A、B、Cin的状态改变会影响输出端Sum和Cout的变化，符合二进制加法的逻辑运算规则。
3. 74LS86集成电路芯片的性能稳定，能够满足数字电路的应用要求。
六、实验总结本实验通过实际操作加深了对全加器的理解，掌握了全加器的工作原理和性能特点。
全加器作为数字电路中常用的逻辑运算器件，具有重要的应用价值，能够实现二进制加法运算，广泛应用于计算机、通信等领域。
通过本实验的学习，对数字电路和逻辑运算有了更深入的理解，为今后的学习和工作打下了坚实的基础。
七、实验建议在实验过程中，应注意安全操作，避免短路和电路损坏。
同时，对实验数据进行仔细分析和总结，加深对全加器的理解，为今后的学习和应用提供有力支持。
数电实验报告半加全加器
实验二半加/减器与全加/减器一、实验目的：（1）掌握全加器和半加器的逻辑功能。
（2）熟悉集成加法器的使用方法。
（3）了解算术运算电路的结构。
二、实验设备：1、74LS00（二输入端四与非门）2、74LS86（二输入端四异或门）3、数字电路实验箱、导线若干。
(74LS00引脚图) （74LS86引脚图）三、实验原理：两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。
A表示被加数，B表示加数，S表示半加和，Co 表示向高位的进位。
全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以及和。
四、实验内容：用74LS00和74LS86实现半加器、全加器的逻辑电路功能。
（一）半加器、半减器M=0时实现半加，M=1时实现半减，真值表如下：功能M A B S C半加0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1半减1 0 0 0 0 1 0 1 1 1 1 1 0 1 0 1 1 1 0 0(半加器图形符号)2、MAB00 01 11 100 0 1 1 01 1 0 0 1BABABAS⊕=+=MAB00 01 11 100 0 0 0 01 0 1 0 1)(MABC⊕=（二）全加器、全减器M A B 1-i CS i C0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 1 1 1 1 0 0 1 1 111 111-i C B A S ⊕⊕=))((1-i C B A M BC C i ⊕⊕•=五、实验结果半加器：B A B A B A S ⊕=+= )(M A B C ⊕=全加器：1-i C B A S ⊕⊕=M C M C C i 21+=其中11()i C A B C AB -=⊕+，21()i C A B C AB -=+为了方便，以下1i C -用C 表示()()(()()()I C AB AB CM AB AB CM ABM ABM ABCM ABCM ABCM ABCM ABM ABMABCM ABCM ABCM ABCM ABCM ABCM ABCM ABCM BC ABCM ABCM ABCM ABCM M A B C BC =+++++=+++++=+++++++=++++=⊕⊕ 则))((1-i C B A M BC C i ⊕⊕•=六、心得体会本次实验做的是半加/减器和全加/减器两个电路，比上次实验复杂很多，因此充满了挑战性。
全加器及其应用实验报告
一、实验目的1. 理解全加器的原理和结构。
2. 掌握全加器的逻辑功能及其实现方法。
3. 学习全加器在实际电路中的应用。
二、实验原理全加器是一种组合逻辑电路，用于实现两个二进制数相加，同时考虑来自低位的进位信号。
全加器由三个输入端和两个输出端组成，输入端分别为两个加数位（A、B）和来自低位的进位信号（Cin），输出端分别为和位（S）和进位输出信号（Cout）。
全加器的逻辑功能如下：- 当A、B和Cin都为0时，S为0，Cout为0；- 当A、B和Cin中有一个为1时，S为1，Cout为0；- 当A、B和Cin中有两个为1时，S为0，Cout为1；- 当A、B和Cin都为1时，S为1，Cout为1。
全加器可以通过半加器（HAdder）和与门（AND）来实现。
半加器实现两个一位二进制数相加的功能，而与门用于实现进位信号的产生。
三、实验器材1. 74LS系列集成电路芯片（如74LS00、74LS86等）；2. 实验箱；3. 电源；4. 导线；5. 万用表；6. 示波器。
四、实验步骤1. 根据全加器的逻辑功能，设计全加器的原理图，包括半加器和与门；2. 将设计好的原理图连接到实验箱上，包括输入端（A、B、Cin）和输出端（S、Cout）；3. 使用万用表检测各个芯片的引脚电压，确保电路连接正确；4. 使用示波器观察输入信号和输出信号的变化，验证全加器的逻辑功能；5. 改变输入信号，观察全加器的输出信号，进一步验证其逻辑功能；6. 将全加器应用于实际电路，如实现多位加法器等。
五、实验结果与分析1. 实验结果表明，全加器能够实现两个二进制数相加，同时考虑来自低位的进位信号；2. 通过示波器观察，发现全加器的输出信号与输入信号符合逻辑功能；3. 将全加器应用于实际电路，如实现多位加法器，实验结果表明电路能够正常工作。
六、实验心得1. 全加器是一种重要的组合逻辑电路，在数字电路中具有广泛的应用；2. 在实验过程中，需要掌握全加器的原理和结构，熟悉各个芯片的功能和引脚连接；3. 实验过程中，要注意电路的连接和信号的观察，确保实验结果的准确性；4. 通过本次实验，加深了对全加器的理解，为以后的学习和工作打下了基础。
全加器实验报告
全加器实验报告全加器设计实验报告姓名：班级：学号：实验⽬的：1.熟悉QuartusⅡ原理图设计流程,学习简单电路的设计⽅法、输⼊步骤、层次化步骤。
2.掌握QuartusII的⽂本输⼊⽅式的设计过程，理解VHDL语⾔的结构级描述⽅法，学习元件例化语句的设计⽅法。
实验原理：⼀位全加器可以⽤两个半加器及⼀个或门连接⽽成。
要求使⽤原理图输⼊的⽅法先进⾏底层半加器设计，再建⽴上层全加器设计⽂件，调⽤半加器和或门符号，连线完成原理图设计。
全加器可以⽤两个半加器和⼀个或门连接⽽成，在半加器描述的基础上，采⽤COMPONENT语句和PORT MAP语句就可以很容易地编写出描述全加器的程序。
⼀.原理图1.半加器实验步骤1.打开Quartus Ⅱ软件，选择新建命令，在新建对话框中选择原理图⽂件编辑输⼊项，完成新建进⼊原理图编辑窗⼝。
2.在原理图编辑窗⼝任意位置右击⿏标，将出现快捷菜单，选择其中的输⼊元件项insert symbol，按照所设计的电路，放置器件，排版，连线，完成设计后选择另存为命令，命名为h_adder存放在指定⽂件夹中。
3.完成半加器的设计后，重复新建命令，开始进⾏全加器设计，在新建的原理图中，双击⿏标，在弹出的窗⼝中选择project选项，将之前存⼊的h_adder元件，放⼊原理图中。
2.全加器实验步骤1.新建⼯程，在新建的⼯程中建⽴VHDL语⾔编辑⽂件，在编辑窗⼝处，输⼊设计的半加器全加器程序。
2.将设计好程序进⾏编译，没有错误之后定义全加器五个引脚所对应⽿朵硬件电路的引脚号。
3.烧录程序，调试，验证程序是否合理。
⼆.程序三.实验波形图：1.半加器2.全加器四.寄存器。
全加器应用实验报告
一、实验目的1. 理解全加器的逻辑功能和工作原理。
2. 掌握全加器的组成和电路结构。
3. 学习全加器在实际电路中的应用。
4. 培养动手实践能力和分析问题、解决问题的能力。
二、实验原理全加器是一种能够实现二进制加法运算的数字电路，它由半加器和与门组成。
全加器有三个输入端：两个加数输入端A和B，以及一个进位输入端Cin；三个输出端：进位输出端Cout，和输出端Sum，以及一个进位输入端Cin。
全加器的逻辑功能如下：- 当Cin为0时，全加器相当于一个半加器，即A和B相加，进位输出Cout为0，和输出Sum为A+B。
- 当Cin为1时，全加器将A、B和Cin相加，进位输出Cout为1，和输出Sum为A+B+Cin。
三、实验仪器与设备1. 数字电路实验箱2. 集成芯片（如74LS00、74LS86等）3. 导线4. 逻辑分析仪或示波器5. 实验指导书四、实验步骤1. 搭建全加器电路(1) 使用74LS86芯片搭建半加器电路，连接A、B和Sum端。
(2) 使用74LS00芯片搭建与门电路，连接Sum和Cin端，输出为Cout。
(3) 将半加器和与门电路连接起来，形成全加器电路。
2. 验证全加器功能(1) 将A、B和Cin端分别接入逻辑电平开关。
(2) 通过逻辑电平开关改变A、B和Cin端的电平，观察Cout和Sum端的输出。
(3) 将实验结果与理论计算结果进行对比，验证全加器的功能。
3. 全加器在实际电路中的应用(1) 使用全加器搭建一个4位加法器电路。
(2) 将A、B和Cin端分别接入4位二进制数输入端。
(3) 观察Cout和Sum端的输出，验证4位加法器电路的功能。
五、实验结果与分析1. 全加器功能验证通过实验验证，全加器能够实现二进制加法运算，其逻辑功能与理论计算结果一致。
2. 全加器在实际电路中的应用通过实验验证，全加器可以应用于4位加法器电路，实现多位二进制数的加法运算。
六、实验总结1. 全加器是一种能够实现二进制加法运算的数字电路，具有广泛的应用。
全加器全减器设计实验报告
全加器全减器设计实验报告1. 引言全加器和全减器是数字电路中常用的基本电路模块之一。
全加器用于将两个二进制数相加，全减器用于将两个二进制数相减。
在本实验中，我们将设计并实现一个4位的全加器和一个4位的全减器电路。
2. 原理2.1 全加器全加器是由两个半加器和一个或门组成的电路。
一个半加器用于计算两个输入位的和，另一个半加器用于计算进位值。
将两个半加器的结果和进位值通过或门进行运算，即可得到全加器的输出。
如下图所示为全加器的逻辑电路图：其中，A和B为输入信号，用于表示待相加的两个二进制数的对应位；S为输出信号，表示两个输入数的对应位相加的结果；C为进位信号，表示相加时产生的进位。
2.2 全减器全减器是由两个半减器和一个与非门组成的电路。
与全加器类似，一个半减器用于计算两个输入位的差，另一个半减器用于计算借位值。
将两个半减器的结果和借位值通过与非门进行运算，即可得到全减器的输出。
如下图所示为全减器的逻辑电路图：其中，A和B为输入信号，用于表示待相减的两个二进制数的对应位；D为输出信号，表示两个输入数的对应位相减的结果；B为借位信号，表示相减时需要借出的位。
3. 设计和实现3.1 全加器设计根据2.1中的原理，我们可以使用两个半加器和一个或门来实现一个4位的全加器电路。
根据全加器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位（B0, B1, B2, B3）连接到两个半加器中，然后将两个半加器的和（S0, S1, S2, S3）通过或门进行运算。
此外，计算进位值需要使用到四个位的与门（And）。
具体电路图如下：3.2 全减器设计根据2.2中的原理，我们可以使用两个半减器和一个与非门来实现一个4位的全减器电路。
根据全减器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位取反连接到两个半减器中，然后将两个半减器的差（D0, D1, D2, D3）通过与非门进行运算。
全加器学生实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用EDA工具进行电路设计和仿真。
3. 验证全加器的逻辑功能，提高对组合逻辑电路的理解。
二、实验原理全加器是一种能够处理三个输入信号的组合逻辑电路，即两个加数位和来自低位的进位输入。
全加器的输出包括一个和位和一个进位输出。
一个一位全加器可以由两个半加器和一个或门组成。
三、实验步骤1. 半加器设计：- 使用EDA工具（如Quartus II）创建一个半加器电路。
- 将两个输入端分别命名为A和B，输出端命名为S0。
- 仿真并验证半加器的逻辑功能。
2. 全加器设计：- 使用两个半加器和一个或门构建一个全加器电路。
- 将两个半加器的输出端连接到或门的输入端，或门的输出端作为全加器的和位输出。
- 将来自低位的进位输入端连接到第一个半加器的进位输入端。
- 仿真并验证全加器的逻辑功能。
3. 仿真与测试：- 在EDA工具中创建测试向量，模拟不同的输入组合。
- 观察仿真波形，验证全加器的逻辑功能是否符合预期。
4. 引脚分配与下载：- 在EDA工具中完成引脚分配。
- 将设计下载到目标硬件平台（如FPGA）进行实际测试。
四、实验结果与分析1. 半加器仿真波形：- 输入A和B的变化对应于半加器的输出S0。
- 仿真结果显示，当A和B为0时，S0为0；当A和B为1时，S0为1。
2. 全加器仿真波形：- 输入A、B和C的变化对应于全加器的输出S和进位输出cout。
- 仿真结果显示，当A、B和C均为0时，S为0，cout为0；当A、B和C中有两个为1时，S为1，cout为0；当A、B和C均为1时，S为1，cout为1。
3. 引脚分配与下载：- 完成引脚分配后，将设计下载到FPGA。
- 通过实际测试验证全加器的逻辑功能。
五、实验总结通过本次实验，我掌握了全加器的基本原理和设计方法，熟悉了使用EDA工具进行电路设计和仿真。
在实验过程中，我学会了如何创建半加器和全加器电路，如何进行仿真和测试，以及如何进行引脚分配和下载。
组合逻辑全加器实验报告
一、实验目的1. 理解组合逻辑电路的基本原理和设计方法。
2. 掌握半加器和全加器的逻辑功能及其实现方法。
3. 学会使用数字逻辑实验箱和常用逻辑门电路进行电路搭建。
4. 验证全加器的逻辑功能，并掌握全加器在数字电路中的应用。
二、实验原理全加器是一种能够实现二进制数相加的数字电路，它能够处理两个加数以及一个来自低位的进位信号，并产生一个和数以及一个进位信号。
全加器由半加器和与门组成，半加器用于计算两个加数之间的和，与门用于处理进位信号。
三、实验器材1. 数字逻辑实验箱2. 74LS00（四二输入与非门）1片3. 74LS86（四二输入异或门）1片4. 74LS10（四二输入或非门）1片5. 74LS54（双四选一数据选择器）1片6. 开关7. 指示灯8. 导线四、实验步骤1. 搭建半加器电路- 使用一片74LS86和一片74LS00搭建半加器电路。
- 将输入端A、B分别连接到开关，输出端S和C分别连接到指示灯。
- 按照半加器的逻辑功能，进行实验测试。
2. 搭建全加器电路- 使用两个半加器、一个与门和一个或门搭建全加器电路。
- 将输入端A、B和进位信号Cin分别连接到开关，输出端S和Cout分别连接到指示灯。
- 按照全加器的逻辑功能，进行实验测试。
3. 验证全加器的逻辑功能- 设置不同的输入值，观察输出端S和Cout的变化，验证全加器的逻辑功能。
- 与理论计算结果进行对比，确保实验结果的正确性。
五、实验结果与分析1. 半加器电路测试结果- 当输入端A、B均为0时，输出端S为0，C为0。
- 当输入端A、B均为1时，输出端S为1，C为0。
- 当输入端A为0，B为1时，输出端S为1，C为1。
- 当输入端A为1，B为0时，输出端S为1，C为1。
2. 全加器电路测试结果- 当输入端A、B和进位信号Cin均为0时，输出端S为0，Cout为0。
- 当输入端A、B和进位信号Cin均为1时，输出端S为1，Cout为1。
数字电路实验报告——全加器
数字电路实验报告——全加器一、实验目的1.了解全加器的工作原理和应用。
2.掌握全加器的逻辑电路。
3.能够实现全加器的电路。
二、实验原理1.全加器的概念全加器是将三个二进制数相加的电路，其中两个输入用于加，另一个输入用于进位。
目前计算机中都采用二进制数系，因此采用全加器电路可以将二进制数计算的加、减、乘、除等运算转化为逻辑电路控制。
2.全加器电路原理全加器一般包括两个半加器，也就是相邻的两位之间的进/退位。
全加器的三个输入：A、B：相邻位的输入。
Cin：低一级的进位数。
输出：S：相邻位的和。
Cout：进位输出。
半加器（HA）是组成全加器的基本单元，其有两个输入和两个输出。
半加器的输出只考虑了A、B两个输入相加的进位情况，而对于进位需要从低一位的进位来考虑是否产生进位。
因此，需要将半加器和前一位的进位一起运算才能得到正确结果。
三、实验装置1.数字实验箱。
2.全加器IC 7483。
3.数字示波器。
四、实验步骤1. 将全加器IC 7483插在数字实验箱的插孔上。
2. 根据全加器的逻辑关系，接线如下图所示。
3. 输入逻辑信号，并观察全加器的输出结果。
4. 将输出结果接入数字示波器中，观察波形。
五、实验结果及分析本次实验使用全加器IC 7483进行数字电路的设计与实现，由于全加器具有计算机中常见的二进制数加法功能，因此在缺少专业计算机设备或软件的情况下，可以使用数字逻辑电路来进行二进制数的计算。
在实验中，传入的逻辑信号为001和010，分别作为相邻位的数字输入A、B，Cin输入为0，代表即不需要进位。
从输出结果中可以看出，在全加器电路的输出端正确得到了二进制数001和010的相加结果，即为011。
通过实验，可以发现全加器的工作原理和应用，掌握全加器的逻辑电路，并能够实现全加器电路。
六、实验结论1.全加器是一个能够将三个二进制数相加的电路。
2.全加器由两个半加器组成，每个半加器有两个输入和两个输出。
3.在计算机中常用全加器电路进行二进制数的计算。
实现全加器的实验报告
一、实验目的1. 理解全加器的原理和组成。
2. 掌握半加器、与门、或门等基本逻辑门电路的原理和特性。
3. 学习利用基本逻辑门电路构建全加器。
4. 通过实验加深对数字电路设计和实现过程的理解。
二、实验原理全加器是一种基本的数字电路，用于实现两个二进制数的加法运算。
它由两个半加器和两个与门、一个或门组成。
当两个加数位相加时，全加器可以产生一个和以及一个进位输出。
半加器（hadder）是全加器的基础单元，它由一个异或门（XOR）和一个与门（AND）组成。
异或门负责产生和输出，与门负责产生进位输出。
全加器的原理如下：- 当两个加数位相加时，若两者均为0，则输出和为0，进位为0。
- 若一个加数位为0，另一个为1，则输出和为1，进位为0。
- 若两者均为1，则输出和为0，进位为1。
三、实验设备及器材1. 数字电路实验箱2. 集成芯片（74LS00、74LS10、74LS54、74LS86）3. 导线4. 示波器5. 电源四、实验步骤1. 准备实验器材，搭建半加器电路。
（1）将74LS86（异或门）和74LS00（与门）插入实验箱。
（2）按照图1所示连接半加器电路。
（3）将A、B分别接入电平开关，Y、Z接入发光二极管显示。
（4）通电，观察Y、Z的亮灭情况，验证半加器的逻辑功能。
2. 构建全加器电路。
（1）按照图2所示连接全加器电路。
（2）将A、B、C分别接入电平开关，Y、Z接入发光二极管显示。
（3）通电，观察Y、Z的亮灭情况，验证全加器的逻辑功能。
3. 使用示波器观察全加器的输出波形。
（1）将示波器的探头分别连接到全加器的和输出端和进位输出端。
（2）改变A、B、C的输入值，观察示波器上的波形，分析全加器的逻辑功能。
五、实验结果与分析1. 半加器实验结果：当A、B的输入分别为0、1或1、0时，Y为1，Z为0；当A、B的输入均为0或均为1时，Y为0，Z为0。
验证了半加器的逻辑功能。
2. 全加器实验结果：当A、B、C的输入分别为0、0、0时，Y为0，Z为0；当A、B、C的输入分别为0、0、1时，Y为1，Z为0；当A、B、C的输入分别为0、1、0时，Y为1，Z为0；当A、B、C的输入分别为0、1、1时，Y为0，Z为1；当A、B、C的输入分别为1、0、0时，Y为1，Z为0；当A、B、C的输入分别为1、0、1时，Y为0，Z为1；当A、B、C的输入分别为1、1、0时，Y为0，Z为1；当A、B、C的输入分别为1、1、1时，Y为1，Z为1。
全加全减器实验报告
一、实验目的1. 理解全加器和全减器的工作原理。
2. 掌握全加器和全减器的电路设计方法。
3. 通过实验验证全加器和全减器的功能。
二、实验原理全加器（Full Adder）是一种能够处理两个二进制位以及一个来自低位的进位输入的加法器。
全减器（Full Subtractor）则是一种能够处理两个二进制位以及一个来自低位的借位输入的减法器。
它们是数字电路中常用的基本单元。
三、实验器材1. 实验箱2. 逻辑门芯片3. 连接线4. 计算器四、实验步骤1. 全加器设计1.1 根据全加器的真值表，设计全加器的逻辑电路图。
1.2 利用与门、或门、非门和异或门等逻辑门，实现全加器的逻辑功能。
1.3 将设计好的电路图连接到实验箱上，进行测试。
1.4 测试全加器的功能，验证其是否能正确实现加法运算。
2. 全减器设计2.1 根据全减器的真值表，设计全减器的逻辑电路图。
2.2 利用与门、或门、非门和异或门等逻辑门，实现全减器的逻辑功能。
2.3 将设计好的电路图连接到实验箱上，进行测试。
2.4 测试全减器的功能，验证其是否能正确实现减法运算。
五、实验结果与分析1. 全加器测试结果1.1 当输入A、B和进位C(N)均为0时，输出Sum为0，进位C(N1)为0。
1.2 当输入A、B和进位C(N)均为1时，输出Sum为0，进位C(N1)为1。
1.3 当输入A为0，B为1，进位C(N)为0时，输出Sum为1，进位C(N1)为0。
1.4 当输入A为1，B为0，进位C(N)为0时，输出Sum为1，进位C(N1)为0。
1.5 当输入A为1，B为1，进位C(N)为0时，输出Sum为0，进位C(N1)为1。
1.6 当输入A为0，B为0，进位C(N)为1时，输出Sum为1，进位C(N1)为1。
1.7 当输入A为1，B为1，进位C(N)为1时，输出Sum为1，进位C(N1)为1。
通过测试结果可以看出，全加器能够正确实现加法运算。
2. 全减器测试结果2.1 当输入A、B和借位B(N)均为0时，输出差D为A，借位B(N1)为0。
一位全加器_可编程逻辑器件VHDL实验报告
1.一位全加器实验报告一、实验目的要求学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
设计程序独立完成全加器的仿真。
全加器由两个半加器组合而成，原理类似。
半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。
二、设计方法与原理图图1是一个一位二进制全加器电路图，由图1所示，由两个半加器和一个或门构成一个一位二进制全加器；ain,bin为全加器的输入端，cin为全加器的低位进位，sum是全加器的全加和，cout是全加器的全加进位端；从而实现一位二进制全加器。
（图1）一位二进制全加器原理图三、实验内容按照教材上的步骤，在max plus II上进行编辑、编译、综合、适配、仿真。
说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。
四、源程序library ieee;use ieee.std_logic_1164.all;entity full_adder isport(a,b,cin:in std_logic;cout,sum:out std_logic);end entity full_adder;architecture fd1 of full_adder iscomponent h_adderport(a,b:in std_logic;co,so:out std_logic);end component;component or2aport(a,b:in std_logic;c:out std_logic);end component;signal d,e,f:std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e); u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum); u3:or2a port map(a=>d,b=>f,c=>cout);end fd1;五过程性截图六、仿真结果（图2）一位二进制全加器仿真结果七、分析结果与总结由图2，本实验的目标已达成，及通过编写VHDL语言实现一个一位二进制全加器。
应用全加器实验报告
一、实验目的1. 理解全加器的原理和结构，掌握其设计方法。
2. 学会使用Quartus II软件进行全加器的原理图输入、编译、综合、适配和仿真。
3. 通过实验加深对组合逻辑电路的理解，提高电子线路设计能力。
二、实验原理全加器是一种能够实现两个二进制数相加，并考虑进位的组合逻辑电路。
它由两个半加器和一个或门组成，其中两个半加器分别处理两个加数和来自低位的进位信号，或门则将两个半加器的进位输出合并为一个进位输出。
三、实验内容与步骤1. 半加器设计- 使用Quartus II软件，创建一个新的原理图文件。
- 在原理图编辑窗口中，插入两个半加器符号和两个或门符号。
- 将半加器符号的输入端和输出端分别连接到或门的输入端。
- 编译、综合、适配和仿真半加器电路。
2. 全加器设计- 在半加器设计的基础上，创建一个新的原理图文件。
- 在原理图编辑窗口中，插入四个半加器符号和四个或门符号。
- 将四个半加器符号的输入端和输出端按照全加器的结构连接起来。
- 编译、综合、适配和仿真全加器电路。
3. 4位全加器设计- 在全加器设计的基础上，创建一个新的原理图文件。
- 在原理图编辑窗口中，插入四个全加器符号。
- 将四个全加器符号的输入端和输出端按照4位全加器的结构连接起来。
- 编译、综合、适配和仿真4位全加器电路。
四、实验结果与分析1. 半加器仿真结果- 当输入端a和b的值分别为0和1时，输出端s的值为1，输出端c的值为0。
- 当输入端a和b的值分别为1和0时，输出端s的值为1，输出端c的值为0。
- 当输入端a和b的值分别为1和1时，输出端s的值为0，输出端c的值为1。
2. 全加器仿真结果- 当输入端a、b和cin的值分别为0、1和0时，输出端sum的值为1，输出端cout的值为0。
- 当输入端a、b和cin的值分别为1、0和0时，输出端sum的值为1，输出端cout的值为0。
- 当输入端a、b和cin的值分别为1、1和0时，输出端sum的值为0，输出端cout的值为1。
全加器实验报告
全加器实验报告
目录
1. 实验目的
1.1 实验原理
1.1.1 全加器的定义
1.1.2 全加器的结构
1.2 实验器材
1.3 实验步骤
1.4 数据处理与分析
1.5 实验结论
实验目的
本实验旨在通过实验操作，加深对全加器的理解，掌握全加器的工作原理及实际应用。
实验原理
全加器的定义
全加器是一种加法电路，用于实现两个二进制数的相加操作。
它能够接受两个输入信号和一个进位信号，输出一个和以及一个进位信号。
全加器的结构
全加器由两个半加器和一个OR门组成。
半加器用于处理两个输入位的和，另一个输入位用于进位。
OR门用于将两个半加器的结果进行最终相加。
实验器材
- 电源
- 逻辑门集成电路
- 连接线
- 示波器
实验步骤
1. 按照电路图连接逻辑门集成电路和电源。
2. 设定输入信号的值，观察输出信号的变化。
3. 调节进位信号，观察输出信号的变化。
4. 记录实验数据。
数据处理与分析
通过实验数据的记录和分析，我们可以验证全加器的工作原理，理解其逻辑运算过程，进一步加深对加法电路的理解。
实验结论
通过本次实验，我们成功实现了全加器的搭建并观察了其工作原理。
加深了我们对加法电路的理解，为进一步学习数字电路奠定了基础。
全加器电路设计实验报告
全加器电路设计实验报告一、实验目的本次全加器电路设计实验的目的在于深入理解数字电路中全加器的工作原理，通过实际设计和搭建电路，掌握全加器的逻辑功能和实现方法，提高对数字逻辑电路的分析和设计能力。
二、实验原理1、全加器的概念全加器是一种实现两个一位二进制数及低位进位相加，并产生和及进位输出的数字电路。
2、全加器的逻辑表达式全加器的输入包括被加数 A、加数 B 以及低位进位 Cin，输出为和S 以及进位 Cout。
其逻辑表达式为：S ＝ A⊕B⊕CinCout ＝（A&B) ｜（Cin&（A⊕B)）3、全加器的真值表｜ A ｜ B ｜ Cin ｜ S ｜ Cout ｜｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 0 ｜ 1 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 0 ｜ 0 ｜ 1 ｜｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜ 1 ｜三、实验设备与材料1、数字电路实验箱2、 74LS00（四 2 输入与非门）3、 74LS86（四 2 输入异或门）4、 74LS283（4 位全加器）5、导线若干四、实验步骤1、设计电路根据全加器的逻辑表达式和真值表，使用与非门、异或门等基本逻辑门设计全加器电路。
2、连接电路在数字电路实验箱上，按照设计好的电路图，使用导线将芯片的引脚正确连接起来。
3、输入信号通过实验箱上的开关，设置被加数 A、加数 B 和低位进位 Cin 的输入值。
4、观察输出使用实验箱上的指示灯或示波器，观察和 S 以及进位 Cout 的输出结果，并与理论值进行对比。
5、记录数据将每次输入的信号值和对应的输出结果记录下来，以便后续分析。
五、实验结果与分析1、实验结果记录以下是部分实验输入和输出的记录：｜ A ｜ B ｜ Cin ｜ S ｜ Cout ｜｜｜｜｜｜｜｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜ 0 ｜｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜｜ 1 ｜ 0 ｜ 1 ｜ 0 ｜ 1 ｜2、结果分析将实验结果与全加器的真值表进行对比，发现输出结果与理论值完全一致，说明设计的全加器电路功能正确。
全加器的实验报告
一、实验目的1. 理解全加器的概念和组成原理。
2. 掌握全加器的逻辑功能及其在数字电路中的应用。
3. 通过实验，验证全加器的逻辑功能，加深对全加器电路的理解。
二、实验原理全加器是一种能够实现两个二进制数相加，同时考虑来自低位进位信号的加法器。
它由两个半加器和一个与门组成。
其中，两个半加器分别用于实现两个加数的加法运算，与门用于处理来自低位的进位信号。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (Cin ∧ A)其中，S为全加器的和输出，Cout为进位输出，A和B为两个加数，Cin为进位输入。
三、实验器材1. 数字电路实验箱2. 集成芯片：74LS86（异或门）、74LS08（与门）、74LS32（或门）3. 导线四、实验步骤1. 搭建全加器电路（1）根据实验原理图，在实验箱上连接两个半加器和两个与门。
（2）将A、B、Cin分别接入相应的电平开关，将S和Cout分别接入发光二极管。
（3）检查电路连接是否正确。
2. 测试全加器功能（1）设置A、B、Cin的不同电平组合，观察发光二极管显示的S和Cout状态。
（2）记录实验数据，验证全加器的逻辑功能。
3. 比较实验结果与理论值（1）根据实验数据，分析全加器的逻辑功能是否与理论值相符。
（2）对实验过程中出现的问题进行分析和总结。
五、实验结果与分析1. 实验数据| A | B | Cin | S | Cout ||---|---|-----|---|-------|| 0 | 0 | 0 | 0 | 0 || 0 | 0 | 1 | 1 | 0 || 0 | 1 | 0 | 1 | 0 || 0 | 1 | 1 | 0 | 1 || 1 | 0 | 0 | 1 | 0 || 1 | 0 | 1 | 0 | 1 || 1 | 1 | 0 | 0 | 1 || 1 | 1 | 1 | 1 | 1 |2. 分析通过实验数据可以看出，全加器的逻辑功能与理论值相符。
全加器的设计实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉Quartus II软件的使用，包括原理图输入、编译、仿真和编程下载等操作。
3. 培养动手实践能力和团队合作精神。
二、实验原理全加器是一种能够处理两个二进制数相加，并考虑来自低位进位信号的组合逻辑电路。
一个n位全加器可以由n个1位全加器级联而成。
本实验设计一个1位全加器，其原理如下：1. 半加器：半加器是全加器的基础，它只考虑两个一位二进制数的相加，不考虑来自低位进位数的运算电路。
半加器的输出包括一个和位S和一个进位位C。
2. 全加器：全加器由两个半加器和一个或门组成。
当输入两个一位二进制数A和B以及一个来自低位的进位信号Cin时，全加器的输出包括一个和位S和一个进位位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验内容和步骤1. 创建工程：在Quartus II中创建一个新工程，命名为“全加器设计”。
2. 设计原理图：在原理图编辑窗口中，从元件库中分别选取两个半加器（HAdder）和一个或门（Or），并按照全加器的逻辑表达式连接起来。
3. 编译工程：完成原理图设计后，进行编译操作。
Quartus II将对原理图进行综合、实现和编程下载等步骤。
4. 仿真：在仿真环境中，通过输入不同的A、B和Cin值，观察全加器的输出S和Cout是否符合预期。
5. 下载编程：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
四、实验结果与分析1. 仿真结果：在仿真环境中，我们分别输入以下值进行测试：A B Cin0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1仿真结果显示，全加器的输出S和Cout与预期逻辑表达式相符。
2. 硬件测试结果：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
测试结果与仿真结果一致，说明全加器设计正确。
全加器构成及测试实验报告
全加器构成及测试实验报告一、引言全加器是计算机中常用的关键电路之一，用于实现二进制数的加法运算。
本实验旨在深入了解全加器的构成原理，并通过实验测试其功能和性能。
二、全加器的构成原理全加器包括三个输入端A、B和Cin，以及两个输出端Sum和Cout。
其中，A和B分别是要相加的两个二进制位，Cin是上一级进位的输入，Sum是和的输出，Cout是进位的输出。
全加器的构成可以使用简单逻辑门来实现。
常见的实现方式有两种：基于逻辑门的实现和基于逻辑表达式的实现。
1. 基于逻辑门的实现全加器的基本逻辑门实现是使用两个半加器和一个或门。
半加器用于计算每个位的和和进位。
具体电路连接如下：- 第一个半加器：输入为A和B，输出为Sum1和Cout1；- 第二个半加器：输入为Sum1和Cin，输出为Sum和Cout。
通过组合以上电路，即可得到全加器的实现。
2. 基于逻辑表达式的实现全加器的实现还可以使用逻辑表达式来表示和计算。
假设输入为A、B和Cin，输出为Sum和Cout，则逻辑表达式如下：Sum = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (Cin ∧ (A ⊕ B))通过实际计算逻辑表达式，可以得到全加器的输出结果。
三、实验步骤1. 确定实验所需材料：电路板、电阻、继电器、开关等。
2. 搭建全加器电路，根据实验要求进行连接。
3. 使用电源连接电路板，确保电路无误。
4. 根据设定的输入值，观察并记录输出结果。
5. 观察全加器的进位和和的输出情况，并进行比对和验证。
四、实验结果与分析在实验中，我们根据设定的输入值进行了多次测试，并观察了全加器的进位和和的输出情况。
通过比对实验结果和预期输出，验证了全加器的正确性。
在多次测试中，我们发现当A和B为0时，Sum等于Cin；当A和B同时为1时，Sum等于Cin的反；当A和B中有一个为1，另一个为0，Sum等于Cin。
同时，通过观察进位的输出情况，我们发现当A和B都为1时，Cout为1；在其他情况下，Cout为0。
全加器设计_实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉使用Quartus II软件进行原理图设计、编译、仿真和下载。
3. 提高电子设计能力，培养实际操作经验。
二、实验原理全加器是一种能够实现两个二进制数相加，并考虑来自低位进位的运算电路。
它由两个半加器和一个或门组成。
半加器可以完成两个一位二进制数的相加，而不考虑来自低位的进位。
三、实验内容和步骤1. 设计半加器（1）在Quartus II软件中，选择“File > New > Block Diagram/Schematic File”创建原理图编辑窗口。
（2）在原理图编辑窗口中，从元件库中拖拽两个与门（AND Gate）和两个或门（OR Gate）到编辑窗口。
（3）连接两个与门和两个或门的输入、输出端口，形成半加器的电路图。
（4）在半加器的输入和输出端口上双击，设置端口名称。
（5）保存半加器原理图文件，命名为“half_adder.bdf”。
2. 设计全加器（1）在Quartus II软件中，创建一个新的原理图编辑窗口。
（2）从元件库中拖拽两个半加器和一个或门到编辑窗口。
（3）连接半加器、或门的输入、输出端口，形成全加器的电路图。
（4）在全加器的输入和输出端口上双击，设置端口名称。
（5）保存全加器原理图文件，命名为“full_adder.bdf”。
3. 编译、仿真和下载（1）打开Quartus II软件，选择“File > New > Project Wizard”创建新工程。
（2）在工程向导中，选择FPGA目标器件，设置工程名称和路径。
（3）将半加器和全加器原理图文件添加到工程中。
（4）对工程进行编译，检查是否有错误。
（5）进行仿真，观察仿真波形。
（6）将全加器下载到FPGA目标器件上，进行实际测试。
四、实验结果与分析1. 仿真结果通过仿真，可以观察到全加器的输入和输出端口波形，验证了全加器的功能。
2. 实际测试结果将全加器下载到FPGA目标器件上，进行实际测试。
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实验图形
0011
1000
0100
1001
0101
1010
0110
1011
0111
1100
六、实验结论
指导教师批阅意见：
成绩评定：
指导教师签字：
年月日
备注：
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内
数据记录与处理
0100
2
0010
0101
3
0011
0110
4
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0111
5
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6
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8
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1011
9
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1100
四、实验设计
五、数据记录与处理
任务一：
CI0
A1
B1
A2
B2
A3
B3
A4
B4
F1
F2
F3
F4
CO4
任务二：
输入
输出输入输出Fra bibliotek余3码
理论图形
实验图形
余3码
（2）自行查找集成电路数据手册。查到74LS48的功能和外引脚排列图。
（二）实验方法提示
按设计的电路连线，将余3码输入端d3、d2、d1、d0分别接到四个逻辑开关，按下表所列出的余3码设置四个逻辑开关的状态，记录七段数码管的数字，验证是否符合要求。
十进制数
8421码
余3码
0
0000
0011
1
0001
深 圳 大 学 实 验 报 告
实验课程名称：数字电路与逻辑设计
实验项目名称：全加器
学院：信息工程学院
专业：电子信息工程
报告人：学号：班级：
*******
实验时间：
实验报告提交时间：
一、实验目的
1.熟悉数据选择器功能并掌握常用的逻辑电路功能测试方法。
2.熟悉RXB-1B数字电路实验箱使用方法。
二、实验仪器及材料
1．RXB-1B数字电路实验箱
2．器件
74LS544路2-3-3-2输入与或非门
74LS2834位二进制超前进位全加器
74LS484线至七段译码器/驱动器（BCC输入，有上拉电阻）
共阴极七段显示数码管
三、实验内容
任务一：74LS283功能测试
自行设计实验电路和记录表格。输入端接数字电路实验箱的逻辑开关、输出端接数字电路实验箱的电平指示灯，观察输出结果Fn及进位CO4，并记录下来。
74LS283引脚排列图
任务二：用74LS283设计一个代码转换电路，把四位余3码用十进制数在LED七段数码管上显示出来。
（一）设计方法提示
（1）通过余3码与8421BCC码对应关系（如下表所示）找出两种制之间的关系，从而得到码制变换电路。8421BCC码到七段数码管的译码及驱动可采用74LS48，显示可用七段数码管。
任务一：
CI0
A1
B1
A2
B2
A3
B3
A4
B4
F1
F2
F3
F4
CO4
任务二：
输入
输出
输入
输出
余3码
理论图形
实验图形
余3码
理论图形
实验图形
0011
1000
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0101
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