四位超前进位加法器的设计
4bits超前加法进位器的全定制设计_微电子卓越班数字集成电路课程设计报告
数字集成电路课程设计题目：4 bits超前加法进位器地全定制设计姓名：席高照学号： 111000833学院：物理与信息工程学院专业：微电子（卓越班）年级： 2010级指导教师：陈群超（签名）2013 年 6 月 3 日目录第1章概述 01.1课程设计目地.......................................... 错误！未定义书签。
1.2课程设计地主要内容.................................... 错误！未定义书签。
1.2.1设计题目.......................................... 错误！未定义书签。
1.2.2设计内容.......................................... 错误！未定义书签。
第2章功能分析及逻辑分析 (2)2.1功能分析 (2)2.2推荐工作条件 (3)2.3电性能 (7)2.4真值表 ................................................ 错误！未定义书签。
2.5表达式 (6)2.6电路图...................................................................... 错误！未定义书签。
第3章电路设计与器件参数设计83.1性能指标： ............................................ 错误！未定义书签。
3.2模块划分 (7)3.2.1输出级电路设计 (7)3.2.2内部反相器 (9)3.2.3内部电路等效 (8)3.2.4输入级电路 (10)3.2.5输出缓冲级电路 (10)3.2.6输入、输出保护电路 (10)3.3本章小结 (10)第4章电路模拟与仿真................................................................................................... 错误！未定义书签。
BCD-7段译码器、四位超前进位加法器、四位数值比较器
BCD-7段译码器一、电路图a=A0A1'A2'A3'+A0'A1'A2A3'=A1'A3'(A0异或A2) （其中撇号’表示“非”）b=A3'A2A1'A0+A3'A2A1A0'=A3'A2(A1异或A0)c=A3'A2'A1A0'd=A3'A2'A1'A0+A3'A2A1A0+A3'A2A1'A0'e=(A2+A1+A0)(A1'+A0)f=A3'A2'A1'A0+A3'A2A1A0+A3'A2'A1g=A3'A2'A1'+A3'A2A1A0二、实验结果a)仿真结果{A3,A2,A1,A0}取遍0000，0001，0010，0011，0100，0101，0110，0111，1000，1001，结果均符合要求。
b)在实际FPGA中实验结果：符合要求。
三、结果分析a)输入值范围在0000-1001之间时，可以实现BCD码转7段显示码功能。
但在输入值超出范围时将显示乱码。
若不允许乱码出现，可将卡诺图中的不确定性项d全部改为需要的值，以提示输入错误或不显示任何内容。
但这将使电路规模大幅增加。
b)关键路径含3级门。
其中a，b使用了异或门，但异或门的输入均为原变量。
通过异或门的路径最多只需通过2级逻辑门。
若全部改用与门、或门，则必须有反变量输入，使a，b的关键路径仍然含有3级门，因此不能提升速度，但每个函数必需的带宽都将从4增加为8。
如果与门、或门过剩，异或门不足，且带宽不是制造过程中的制约因素，则更适宜使用与门、或门。
由以上可知，使用异或门可以避免反变量输入，节约1级非门的相应时间，节约带宽。
d函数在卡诺图的分布导致其无法很好化简，因此将占用较多带宽。
四位超前进位加法器原理
四位超前进位加法器原理1. 输入部分：四位超前进位加法器有两个四位输入数和一个进位输入。
输入数A和B分别代表被加数和加数，每位由低位到高位分别为A0，A1，A2，A3和B0，B1，B2，B3、进位输入Cin表示上一位的进位情况。
2. 输出部分：四位超前进位加法器有一个四位输出数和一个进位输出。
输出数S代表和，每位由低位到高位分别为S0，S1，S2，S3、进位输出Cout表示本位的进位情况。
3. 逻辑运算：每位的和采用异或门（XOR）实现：Si = A ⊕ B ⊕ Cin。
每位的进位采用与门（AND）实现：Ci+1 = (A ⊕ B) ∧ Cin + A∧ B。
4. 进位传递：如果上一位的进位Cin为1，则本位需要传递进位，即Ci+1 = 1、如果上一位的进位Cin为0，则本位不需要传递进位，即Ci+1 = (A ⊕ B) ∧ Cin。
这样可以确保进位在高位传递，实现加法运算的正确性。
5. 进位溢出：最高位的进位输出Cout表示四位相加是否产生进位溢出，即Cout = A3 ∧ B3 ∧ Cin。
如果Cout为1，则表示加法运算的结果超过了四位二进制数的表示范围，发生了进位溢出。
（1）将输入的两个四位二进制数A和B依次与进位输入Cin相异或，得到每位的和Si。
（2）将输入的两个四位二进制数A和B依次与进位输入Cin相与，得到进位传递结果Di。
（3）将邻位的进位传递结果Di与当前位的和Si再次相与，得到进位输出结果Ci+1（4）将当前位的和Si输出为结果的相应位，将进位输出结果Ci+1作为下一位的进位输入。
（5）最高位的进位输出结果Cout表示加法运算是否产生进位溢出。
四位超前进位加法器的优点是速度快，可以实现高速的加法运算。
其核心原理是采用异或门进行和的计算，采用与门进行进位的计算，通过逐位运算，实现了四位二进制数的加法运算，同时处理了进位情况，确保了运算的正确性。
4bits超前加法进位器的全定制设计微电子卓越班数字集成电路课程设计报告
数字集成电路课程设计题目：4 bits超前加法进位器的全定制设计姓名：席高照学号：111000833学院：物理与信息工程学院专业：微电子（卓越班）年级：2010级指导教师：群超（签名）2013 年 6 月 3 日目录第1章概述 (1)1.1课程设计目的 (1)1.2课程设计的主要容 (1)1.2.1设计题目 (1)1.2.2设计容 (1)第2章功能分析及逻辑分析 (2)2.1功能分析 (2)2.2推荐工作条件 (3)2.3电性能 (3)2.4真值表 (6)2.5表达式 (6)2.6电路图 (7)第3章电路设计与器件参数设计 (8)3.1性能指标： (8)3.2模块划分 (8)3.2.1输出级电路设计 (8)3.2.2部反相器 (9)3.2.3部电路等效 (9)3.2.4输入级电路 (10)3.2.5输出缓冲级电路 (10)3.2.6输入、输出保护电路 (10)3.3本章小结 (11)第4章电路模拟与仿真 (12)4.1电路搭建 (12)4.1.1建立新库 (12)4.1.2建立SCHEMATIC VIEW (13)4.1.3建立SYMBOL (14)4.1.4建立总体电路SCHEMATIC VIEW (14)4.1.5建立总体SYMBOL (15)4.1.6测试电路 (16)4.2功能仿真 (16)4.3功耗仿真 (18)4.4仿真结果分析 (18)4.5本章小结 (18)5.2反相器版图 (19)5.3输入级 (20)5.4输出级 (20)5.5输出缓冲 (20)5.6异或门 (21)5.7或非门 (23)5.8与非门 (24)5.9整体版图 (25)5.10本章小结 (25)心得 (26)参考文献 (27)附录 (28)附录174LS283中文资料 (28)第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求Vdd=1.8V,VoH=4.6V,Vol=0.4V可驱动10个LSTTL电路（相对于15pf电容负载）1.2.3 设计容•功能分析及逻辑分析•电路设计及器件参数设计•估算功耗与延时•电路模拟与仿真•版图设计•版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1功能分析74283为4为超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
4bits超前进位加法器全定制设计实验报告
TPLH
Propagation Delay Time
A1~A4，B1~B4到C4
3
ns
TPHL
3
tT
2.5
tP
2.5
Av Power
4
Layout Area
150*180
2.5真值表
2.6逻辑图
工艺的主要参数（smic18工艺）
参数
参数定义
PMOS数值
NMOS数值
U0
迁移率
8.661m
34m
Vth
-0.4
mA
IOL
Low Level OutputVoltage
8
mA
2.3直流特性
Symbol
Parameter
Test Condition
Value
Units
TA=25°C
Min
Typ
Max
VOH
High Level OutputVoltage
VCC=Min，IOH=Max
VIL=Max，VIH=Min
mA
C0
-0.4
II
InputCurrent @ Max Input Voltage
VCC=Max
VI=7.2V
A,B
0.2
mA
C0
0.1
ICC
Supply Current
VCC=Maxl
Parameter
From (Input )to (Ouput)
Test Condition
(2)点选LM视窗上面的工具列File→New→Library；
(3)会产生New Library画面；
(4)在框内填入库名；
四位超前进位加法器
1.课程设计名称四位超前进位加法器2.课程设计内容设计一个四位加法器，要求要有超前进位，减小输出的延迟，采用0.13um工艺设计。
3.课程设计目的训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。
4.课程设计要求4.1、按设计指导书中要求的格式书写，所有的内容一律打印；4.2、报告内容包括设计过程、仿真的HSPICE网表，软件仿真的结果及分析、延时的手工计算；4.3、要有整体电路原理图，仿真的波形图；4.4、软件仿真必须要有必要的说明；要给出各个输入信号的具体波形和输出信号的测试结果。
4.5、写出对应的HSPICE设计网表，网表仿真结果符合设计要求。
把仿真图形附在报告上。
4.6、设输入端的电容为C，输出端的负载电容为5000C inv，从输入到输出任意找一通inv路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。
每组三个同学选择不能为同一通路。
此部分的计算参数可采用书中第六章的参数。
4.7、各种器件的具体结构可参考阎石的《数字电子技术基础》一书。
不允许有完全一样的报告，对于报告完全相同者，记为不及格。
5.使用软件软件为HSPICE和COSMOS-SCOPE。
6.课程设计原理由全加器的真值表可得S i和C i的逻辑表达式：定义两个中间变量G i和P i：当A i＝B i＝1时，G i＝1，由C i的表达式可得C i＝1，即产生进位，所以G i 称为产生量变。
若P i＝1，则A i·B i＝0，C i＝C i-1，即P i＝1时，低位的进位能传送到高位的进位输出端，故P i称为传输变量，这两个变量都与进位信号无关。
将G i和P i代入S i和C i得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图（如图）：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：7.课程设计网表*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16morpb 2 b 1 vdd pmos l=2 w=16morpc 3 c 2 vdd pmos l=2 w=16morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2 xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3 xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end8.结果及分析由波形可知:当输入a1=1，b1=1，前一级进位c0=0时，s1=a1+b1+c0=0，下一级进位c1=1.由波形可知:当输入a2=0，b2=1，前一级进位c1=1时，s2=a2+b2+c1=0，下一级进位c2=1.由波形可知:当输入a3=0，b3=0，前一级进位c2=1时，s3=a3+b3+c2=1，下一级进位c3=0.由波形可知:当输入a4=0，b4=1，前一级进位c3=0时，s4=a4+b4+c2=1。
数字集成电路课程设计报告-4bits超前进位加法器全定制设计
第1章概述1.1 课程设计目的•综合应用已掌握的知识•熟悉集成电路设计流程•熟悉集成电路设计主流工具•强化学生的实际动手能力•培养学生的工程意识和系统观念•培养学生的团队协作能力1.2 课程设计的主要内容1.2.1 设计题目4bits超前进位加法器全定制设计1.2.2 设计要求整个电路的延时小于2ns整个电路的总功耗小于20pw总电路的版图面积小于60*60um1.2.3 设计内容功能分析及逻辑分析估算功耗与延时电路模拟与仿真版图设计版图数据提交及考核，课程设计总结第2章功能分析及逻辑分析2.1 功能分析74283为4位超前进位加法器，不同于普通串行进位加法器由低到高逐级进位，超前进位加法器所有位数的进位大多数情况下同时产生，运算速度快，电路结构复杂。
其管脚如图2-1所示：图2-1 74283管脚图2.2推荐工作条件（根据SMIC 0.18工艺进行修改）表2-1 SMIC 0.18工艺的工作条件2.3直流特性（根据SMIC 0.18工艺进行修改）表2-2 SMIC 0.18直流特性2.4交流（开关）特性（根据SMIC 0.18工艺进行修改）表2-3SMIC 0.18工艺交流（开关）特性2.5真值表表2-4 4位超前进位加法器真值表2.6表达式定义两个中间变量Gi和Pi：所以：进而可得各位进位信号的罗辑表达如下2.7电路原理图超前进位加法器原理：对于一个N位的超前进位组，它的晶体管实现具有N+1个并行分支且最多有N+1个晶体管堆叠在一起。
由于门的分支和晶体管的堆叠较多使性能较差，所以超前进位计算在实际中至多智能限制于2或4位。
为了建立非常快速的加法器，需要把进位传播和进位产生组织成递推的树形结构，如图2-2所示。
一个比较有效的实现方法是把进位传播层次化地分解成N位的子组合：Co,0=GO+POCi,0Co,1=G1+P1G0+P1P0 Ci,0=( G1+P1G0)+(P1P0) Ci,0=G1:0+P1:0 Ci,0Co,2=G2+P2G1+P2P1G0+P2P1P0Ci,0=G2+P2Co,1 2-1 Co,3=G3+P3 G2+P3P2G1+P3P2P1G0+P3P2P1P0Ci,0=(G3+P3G2)+(P3P2)Co,1=G3:2+P3:2Co,1 在公式2-1中，进位传播过程被分解成两位的子组合。
试验二 超前进位加法器 设计
试验二超前进位加法器设计练习2. 4位超前进位加法器行波进位加法器延时较长，可采用超前进位加法器减少延时，但是由此会造成电路的复杂。
超前进位加法器原理参见《数字集成电路》（周润德第二版）424页。
对以上公式的注解：公式中的C O,K 表示第K 为的进位输出，G K 为第K 位的进位产生，P K 为第K 为的进位传播。
且：K K KK K KG A B P A B ==⊕ A K ,B K 为输入加数的第K 位。
将Co 和S 用G,P 重写为： O ii C G PC S P C =+=⊕由于低位的输出进位是高位的输入进位，所以有上面的(11.15)式源程序：//this is a carry lookahead of 4bitmodule clad(ina,inb,ci,co,sum);input[3:0] ina,inb;input ci;output co;output[3:0]sum;wire co0,co1,co2,G0,G1,G2,G3,P0,P1,P2,P3;assignG0=ina[0]&inb[0],P0=ina[0]^inb[0],G1=ina[1]&inb[1],P1=ina[1]^inb[1],G2=ina[2]&inb[2],P2=ina[2]^inb[2],G3=ina[3]&inb[3],P3=ina[3]^inb[3],co0=G0|(P0&ci),co1=G1|(P1&co0),co2=G2|(P2&co1),co=G3|(P3&co2),sum[0]=P0^ci,sum[1]=P1^co0,sum[2]=P2^co1,sum[3]=P3^co2;endmodule测试程序：module clad_test;reg[3:0] ina,inb;reg ci;wire co;wire[3:0]sum;clad CI(.ina(ina),.inb(inb),.ci(ci),.co(co),.sum(sum)); initialbeginina=0;inb=0;ci=0;endalways #5 ina=ina+1'b1;always #80 inb=inb+1'b1;always #1280 ci=~ci;endmodule仿真结果：注：该结果为10进制显示练练手：参考《数字集成电路》（周润德第二版）420-421，设计一个16位的超前进位加法器，基本单元使用4位的加法器，结构自选。
4位超前进位加法器
4位超前进位加法器详细设计姓名：魏可望（23）班级：微电子1102指导老师：杜慧敏日期：2014年4月29日1设计目标 (3)1.1功能定义 (3)1.2引脚描述 (3)1.2.1 4位超前进位加法器系统级信号 (3)1.2.2 4位超前进位加法器输入接口定义 (3)1.2.3 4位超前进位加法器的器输出接口定义 (3)2 模块设计 (3)3测试 (4)4设计开发环境 (4)5设计开发计划 (4)1设计目标1.1功能定义本文描述4位超前进位加法器的详细设计方案。
其功能是求出4位超前进位加法器功能，并在FPGA开发板上验证设计的正确性。
1.2引脚描述1.2.1 4位超前进位加法器单元系统级信号1.2.2 4位超前进位加法器输入接口定义1.2.3 4位超前进位加法器输出接口定义2 模块设计本设计按要求，用assign语句设计4位超前进位加法器。
3测试本单元电路控制逻辑采用systemverilog断言描述状态信息测试，数据通路部分用采用sysetemverilog随机验证的方法，并结合覆盖率检测，做到100%验证。
将本设计下载到Sparten 3E开发板上，将计数器的输出连接到LED灯上，以验证设计的正确性。
4设计开发环境语言级设计：Verilog综合工具：xilinx 14.7rFPGA设计和仿真工具：ISE13.2，synopsys VCS布局和布线工具：appllo ,模拟设计和仿真工具: modelsim寄生参数提取和仿真工具: star_sim RC5设计开发计划附录：4位超前进位加法器源代码：module add_ahead4(sum,cout,a,b,cin);input[3:0] a,b;input cin;output[3:0] sum;output cout;wire[3:0] G,P;wire[3:0] C,sum;assign G[0]=a[0]&b[0];assign P[0]=a[0]|b[o];assign C[0]=cin;assign sum[0]=G[0]^P[0]^C[0];assign G[1]=a[1]&b[1];assign P[1]=a[1]|b[1];assign C[1]=G[0]|(P[0]&cin); assign sum[1]=G[1]^P[1]^C[1]; assign G[2]=a[2]&b[2]; assign P[2]=a[2]|b[2];assign C[2]=G[1]|(P[1]&C[1]); ssign sum[2]=G[2]^P[2]^C[2]; assign G[3]=a[3]&b[3]; assign P[3]=a[3]|b[3];assign C[3]=G[2]|(P[2]&C[2]); assign sum[3]=G[3]^P[3]^C[3]; assign cout=G[3]|(P[3]&C[3]); endmodule。
超前进位加法器的设计分解
超前进位加法器的设计分解沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：超前进位加法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2014年01月10日第2章详细设计方案2.1 顶层方案图的设计与实现顶层方案图主要实现一位全加器的逻辑功能，采用原理图设计输入方式完成，超前进位加法器电路的是实现基于XCV200可编程逻辑芯片。
在完成原理图的功能设计后，经过检测调试，把输入/输出信号通过引脚编号安排到XCV200指定的引脚上去，最终实现芯片的引脚锁定。
2.1.1顶层方案的整体设计顶层图形文件主要由2个四位超前进位加法器构成，总共17位输入，9位输出。
顶层图形文件由Xilinx Foundation F3.1软件编辑得到相应的模块，顶层图形的整体设计如下图2.1所示：图 2.1八位超前进位加法器整体设计图2.1.2元器件选择和引脚锁定（1）元器件的选择由于在设计的过程中，硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xilinx XCV200可编程逻辑芯片。
（2）引脚锁定在Xilinx Foundation F3.1上面完成软件的设计之后，把顶层图形文件中的输入/输出信号用引脚编号安排到Xilinx XCV200芯片指定的引脚上去，从而实现芯片的设计电路的引脚锁定，各信号及Xilinx XCV200芯片引脚对应关系如下表2.1所示：表 2.1 信号和芯片引脚对应关2.2 功能模块的设计与实现在八位超前进位加法器和四位超前进位加法器的设计中均是采用Schematic 设计输入方式，而在四位超前进位加法器的设计中是由一列的门电路构成，最后在由2个四位超前进位加法器模块构成8位超前进位加法器。
可以扩展开来，16位，32位超前进位加法器原理类似8位的设计原理。
2.2.1 八位超前进位加法器的设计与实现(1)设计描述根据上面在1.1中讲述的四位超前进位加法器的设计原理那样，四位超前进位加法器的实现是建立在进位C1，C2，C3，C4的基础之上的。
四位二进制加法器的设计
长安大学电子技术课程设计四位二进制加法器专业班级姓名指导教师日期四位二进制加法器一、技术要求（1）四位二进制加数与被加数输入（2）二位数码管显示二、摘要理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。
此次设计的是简单的四位二进制加法器。
设计中通过不断改变脉冲信号，来控制数码管的显示。
本次设计选择一个超前进位的4位全加器74LS283。
译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。
本次设计采用的是共阴极数码管，所以选择74ls48译码器三、总体设计方案论证与选择设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。
设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。
则和s i=a i + b i + c i+a i b i c i (1)进位c i＋1=a i b i+a i c i+b i c i (2)令g i=a i b i，(3)p i=a i+b i, (4)则c i＋1= g i+p i c i (5)只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。
把(5)式展开，得到c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。
数字电路课程设计之超前进位加法器
reg
Cin;
wire[3:0] S;
wire
Cout;
carry_look_add CAL (.A(A),.B(B),.Cin(Cin),.Cout(Cout),.S(S)); initial begin
#10 A=4'd0;B=4'd0;Cin=0; #10 A=4'd11;B=4'd1;Cin=0; #10 A=4'd10;B=4'd12;Cin=0; #10 A=4'd11;B=4'd4;Cin=0; #100 $stop; end endmodule
Pi=Ai○+ Bi；
可以得到输出与进位表达
Gi=AiBi；
Si=Pi○+ Ci；
Ci+1=Gi+PiCi； Gi 为进位产生，不管输入进位 Ci 为什么，只要 Ai 与 Bi 为 1 时，它将产生进位。Pi 称为进位传输，因为它 与从 Ci 到 Ci+1 的进位传输有关
C0 = 输入进位
C1 = G0 + P0C0
Half_Add H3(.a(A[2]),.b(B[2]),.s(v6),.c(v5));
Half_Add H4(.a(A[3]),.b(B[3]),.s(v8),.c(v7));
carry_look
CL1(.C0(Cin),.P0(v2),.G0(v1),.P1(v4),.G1(v3),.P2(v6),.G2(v5),.P3(v8),.G3(v7),.C1(o1),.C2(o2),.C3(o3),.C4(Cout));
注意 C4 并不需要等待 C3，实际上 C4,C3,C2,C1 同时传输 超前进位产生的电路逻辑图
计算机组成原理课程设计—超前进位加法器的设计资料
沈阳航空航天大学课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：超前进位加法器的设计院（系）：计算机学院专业：班级：学号：姓名：指导教师：完成日期：沈阳航空航天大学课程设计报告目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (3)第2章详细设计方案 (4)2.1顶层方案图的设计与实现 (4)2.1.1创建顶层图形设计文件 (4)2.1.2器件的选择与引脚锁定 (5)2.1.3编译、综合、适配 (7)2.2功能模块的设计与实现 (7)2.2四位超前进位加法器模块的设计与实现 (7)2.3仿真调试 (9)第3章编程下载与硬件测试 (11)3.1编程下载 (11)3.2硬件测试及结果分析 (11)参考文献 (13)附录（程序清单或电路原理图） (14)第1章总体设计方案1.1设计原理八位超前进位加法器，可以由2个四位超前进位加法器构成。
由第一个四位超前进位加法器的进位输出作为第二个超前进位加法器的进位输入即可实现八位超前进位加法器的设计。
超前进位产生电路是根据各位进位的形成条件来实现的。
只要满足下述条件，就可形成进位C1、C2、C3、C4。
所以：第一位的进位C1=X1*Y1+(X1+Y1)*C0第二位的进位C2=X2*Y2+(X2+Y2)*X1*Y1+(X2+Y2)(X1+Y1)C0第三位的进位C3=X3*Y3+(X3+Y3)X2*Y2+(X3+Y3)*(X2+Y2)*X1*Y1+(X3+Y3)(X2+Y2)(X1+Y1)*C0第四位的进位C4=X4*Y4+(X4+Y4)*X3*Y3+(X4+Y4)*(X3+Y3) * X2*Y2+(X4+Y4)(X3+Y3)(X2+Y2)*X1*Y1+(X4+Y4)(X3+Y3)(X2+Y2)(X1+Y1)*C0 下面引入进位传递函数Pi和进位产生函数Gi的概念。
它们定义为：Pi=Xi+YiGi=Xi*YiP1的意义是：当X1和Y1中有一个为1时，若有进位输入，则本位向高位传递此进位。
074-王楠-计组实验三(超前进位加法器设计实验)
延安大学计算机学院实验报告专用纸
这个4 x 4阵列乘法器的原理如图1-3-1所示。
FA (全加器)的斜线方向为进位输出，竖线方向为和输出。
图中阵列的最后-行构.成了一个串行进位加法器。
由于FA一级是无需考虑进位的，它的进位被暂时保留下来不往前传递，因此同- -极中任意- -位FA加法器的进位输出与和输出几乎是同时形成的,与“串行移位”相比可大大减少同级间的进位传递延迟，所以送往最后一行串行加法器的输，入延迟仅与FA 的级数(行数)有关，即与乘数位数有关。
本实验用CPLD来设计一个4x4位加法器，且全部采用原理图方式实现。
【5】实验步骤
(1)根据上述阵列乘法器的原理，使用Quartus |I 软件编辑相应的电路原理图并进行编译，其在EPM1270 芯片中对应的引脚如图1-3-2所示，框外文字表示I/O号，框内文字表示该引脚的含义。
(2)关闭实验系统电源，按图1-3-3连接实验电路，图中将用户需要连接的信号用圆圈标明。
(3)实物图如下：
(4)打开实验系统电源，将生成的POF文件下载到EPM1270中去。
(5)以CON单元中的SD10...SD13四个二进制开关为乘数A，SD14.. SD17四个二进制开关为被乘数B,而相乘的结果在CPLD单元的L7...LO八个LED灯显示。
给A和B置不同的数，观察相乘的结果。
【6】实验结果
1、输入:1111 1111
结果:1111111
2、输入:0000 0000
结果:00000000。
设计一个4位超前进位加法器(数字逻辑课设)
数字逻辑课程设计题目：设计一个 4 位超前进位加法器
评语：
学院计算机工程班级计算
姓名学号
成绩指导老师黄斌刘丽莉
2016年7 月12日
真值表如下:
Ai Bi Ci-1Si
0000
0011
0101
0110
1001
1010
1100
1111
其卡诺图如下:
AB00011110
C
00101
11010
化简之后的表达式：S=Ai^Bi^Ci-1
进位c的表达式：
g p p p p g p p p g p p g p
下图为局部波形图：
举例：A=0000，B=1011，c_in=0，c=1011，c_out=0
四、实验小结。
通过这次课程设计，我感觉我对Verilog语言还是不够熟悉，在写的过程中需要经常询问同学，或是通过网上查询来解决一些语法上的问题,对于这个加法器,只会按照书本上的来写,不知道怎么修改,测试代码的循环用FOR循环写不出来，只好问同学用always循环。
四位超前进位加法器
四位超前进位加法器版本v1.0专业班级：对抗1101学生姓名：刘茜学号(班内序号): 03116013(13)2014 年 5 月 24 日四位超前进位加法器的设计一．功能描述本设计用spartam 3e实现一个加法器，具体功能定义如下：1. 输入两个四位2进制数，分别为a和b,以及向低位的进位c_in2. 输出为两位2进制数c,以及向最高位的进位c_out3. 用c来表示a与b之间和。
二．输入输出信号描述ac_outbsumc_in信号名输入/输出功能描述a Input 输入的第一个二进制数ab Input 输入的第二个二进制数bc_in Input 输入的进位c_out output 输出的下一位进位sum output 输出的全加器的最终结果三、代码module add_4(a,b,c_in,c_out,sum);input [3:0] a,b;input c_in;output [3:0] sum;output c_out;wire [2:0] c;wire [3:0] p;wire [3:0] g;wire [9:0] k;xor(p[0],a[0],b[0]);xor(p[1],a[1],b[1]);xor(p[2],a[2],b[2]);xor(p[3],a[3],b[3]);and(g[1],a[1],b[1]);and(g[2],a[2],b[2]);and(g[3],a[3],b[3]);and(k[0],p[0],c_in);or(c[0],k[0],g[0]);and(k[1],p[1],g[0]);and(k[2],k[1],c_in);or(c[1],g[1],k[1],k[2]);and(k[3],p[2],g[1]);and(k[4],k[3],g[0]);and(k[5],k[4],c_in);or(c[2],g[2],k[3],k[4],k[5]); and(k[6],p[3],g[2]);and(k[7],k[6],g[1]);and(k[9],k[8],c_in);or(c_out,g[3],k[6],k[7],k[8],k[9]);xor(sum[0],p[0],c_in);xor(sum[1],p[1],c[0]);xor(sum[2],p[2],c[1]);xor(sum[3],p[3],c[2]);四、激励文件module adder_th;reg [3:0] a,b;reg c_in;wire [3:0] sum;wire c_out;add_4 f0(.a(a),.b(b),.c_in(c_in),.sum(sum),.c_out(c_out)); always #5 c_in=~c_in;integer i,j;initialbegina=4'b0;b=4'b0;c_in=1'b0;i=0;j=0;endinitialbeginfor(i=0;i<16;i=i+1)for(j=0;j<16;j=j+1)begin#5 a=i;b=j;endendinitialbegin$monitor($time,"a=%d,b=%d,c_in=%b _ _ _ sum=%d,c_out=%b",a,b,c_in,sum,c_out);endendmodule五,仿真结果。
4bits超前进位加法器
福州大学至诚学院数字集成电路课程设计报告设计题目：4bits 超前进位加法器全定制设计班级：（1）班专业：微电子学姓名：陈长毅学号：210991804组名：林志龙指导老师：王仁平教师评分：日期：4bits超前进位加法器目录第1章概述.................................................................... - 3 -1.1课程设计目的 (3)1.2课程设计的主要内容 (3)1.2.1设计题目 (3)1.2.2设计要求 ....................................................................1.2.3设计内容 (3)第2章功能分析及逻辑分析...................................................... - 4 -2.1功能分析 (4)2.2推荐工作条件 (4)2.3直流特性....................................................... 错误！未定义书签。
2.4交流（开关）特性 (5)2.5真值表 (6)2.6表达式 (7)2.7电路原理图 (7)2.7.1 4位超前进位加法器镜像实现的电路图2.7.2传输门实现XOR电路第3章功耗估算与延时......................................................... - 10 -3.1电容估算 (10)3.2功耗估算 (11)3.3延时估算 (11)第4章电路原理图设计与仿真................................................... - 12 -4.1原理图和符号图的建立 (12)4.1.1建立新库 (12)4.1.2建立SYMBOL (14)4.2各模块原理图设计与仿真4.2.1反相器的原理图与仿真 (13)4.2.2与门的原理图和仿真......................................... 错误！未定义书签。
[转]4位超前进位加法器代码及原理
![[转]4位超前进位加法器代码及原理](https://img.taocdn.com/s3/m/762c354832687e21af45b307e87101f69e31fb22.png)
[转]4位超前进位加法器代码及原理超前进位加法器module add4_head ( a, b, ci, s, pp, gg);input[3:0] a;input[3:0] b;input ci;output[3:0] s;output pp;output gg;wire[3:0] p;wire[3:0] g;wire[2:0] c;assign p[0] = a[0] ^ b[0];assign p[1] = a[1] ^ b[1];assign p[2] = a[2] ^ b[2];assign p[3] = a[3] ^ b[3];assign g[0] = a[0] & b[0];assign g[1] = a[1] & b[1];assign g[2] = a[2] & b[2];assign g[3] = a[3] & b[3];assign c[0] = (p[0] & ci) | g[0];assign c[1] = (p[1] & c[0]) | g[1];assign c[2] = (p[2] & c[1]) | g[2];assign pp = p[3] & p[2] & p[1] & p[0];assign gg = g[3] | (p[3] & (g[2] | p[2] & (g[1] | p[1] & g[0])));assign s[0] = p[0] ^ ci;assign s[1] = p[1] ^ c[0];assign s[2] = p[2] ^ c[1];assign s[3] = p[3] ^ c[2];endmodule⾸先要明确⼏个概念：p表⽰进位否决信号（pass），如果p为0就否决调前⼀级的进位输⼊。
否决的意思就是即使前⼀级有进位，本级也不会向后⼀级产⽣进位输出。
4位超前进位加法器设计讲解学习
4位超前进位加法器设计、、模拟集成电路分析与设计课程设计报告题目4位超前进位加法器设计学院（部）电控学院专业电子科学与技术班级学生姓名学号前言20世纪是IC迅速发展的时代。
计算机等信息产业的飞速发展推动了集成电路（Integrated Circuit—IC）产业。
大多数超大规模集成电路（Very Large Scale IC—VLSI）在日常生活中有着广泛的应用。
在这些广泛应用的运算中，加法器是组成这些运算的基本单元。
在高性能微处理器和DSP处理器中，加法器的运算时间至关重要。
加法器运算常常处于高性能处理器运算部件的关键路径中，特别是在算术逻辑单元中加法器的运算时间对处理器的速度起着决定性的作用。
随着微处理器的运算速度越来越快，对快速加法器的需求也越来越高。
当今，加法器的设计面临两大课题，首先是如何降低功耗。
随着便携式IC产品例如MP3播放器，手机和掌上电脑等的广泛使用，要求IC工程师对现有运算模块的性能作进一步改进，尤其是在电路的功耗和尺寸方面。
由于现在相应的电池技术难以和微电子技术的发展速度匹敌，这使得IC设计师遇到了许多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。
因此，这使得研究低功耗高性能加法单元持续升温。
另一方面就是如何提高加法器的运算速度。
因为加法运算存在进位问题，使得某一位计算结果的得出和所有低于它的位相关。
因此，为了减少进位传输所耗的时间，提高计算速度，人们设计了多种类型的加法器，如超前进位加法器曼彻斯特加法器、进位旁路加法器、进位选择加法器等。
它们都是利用各位之间的状态来预先产生高位的进位信号，从而减少进位从低位向高位传递的时间。
本文首先介绍了的加法器的类型以及其工作原理，然后重点分析了超前进位加法器的组成结构、结构参数以及其工作原理。
分层设计了加法器的输入输出电路，并通过tanner软件进行仿真实验，从而验证了电路的准确信。
目录第二章设计过程 (18)2.1 电路设计基础原理 (18)2.2 电路各部分结构设计 (20)异或门的CMOS电路原理图如下： (21) (21)异或门的CMOS波形图如下： (21) (21)两输入与门的CMOS电路原理图如下： (22) (22)两输入与门的CMOS波形如下： (22) (22)反相器的CMOS电路如下： (23) (23)反相器的CMOS仿真波形如下： (23) (23)四位超前进位加法器进位的逻辑电路图如下： (24) (24)c1，c2，c3，c4的CMOS级电路原理图及仿真 (25) (25)a.c1的原理图 (25) (25)c1的仿真波形 (26) (26)b.c2的原理图 (26)c2的仿真波形 (27)c.c3的原理图 (28) (29)c3的仿真波形 (29) (30)c4的原理图 (30)c3的仿真波形 (31)2.3 主要电路参数的手工推导 (31)四位超前进位加法器门级电路原理图如下： (34) (34)四位超前进位加法器门级电路分析设定如下： (34) (35)四位超前进位加法器门级电路瞬态分析结果如下： (35) (35)四位超前进位加法器门级电路瞬态分析波形图如下： (35) (36)4.1 用于仿真的电路图如下： (37)四位超前进位加法器门级电路分析设定如下： (38)四位超前进位加法器电路瞬态分析结果如下： (38) (38)四位超前进位加法器门级电路瞬态分析波形图如下： (38) (39)第五章鸣谢及课设总结和体会 (39)参考文献 (40)第一章设计目标1.根据电路原理图，给出电路的CMOS晶体管级电路设计。
4位数加法器课程设计 2
一、设计任务和要求1.1、任务描述：1、系统通过4×4的矩阵键盘输入数字及运算符；2、可以进行4位十进制数以内的加法运算，如果计算结果超过4位十进制数，则屏幕显示E；3、可以进行加法以外的计算（乘、除、减）；4、创新功能。
1.2、任务要求：1、理解任务书要求，明确分工，查找相关资料，制定系统方案；2、论证系统设计方案，运用Proteus等软件绘制电路原理图；3、根据硬件电路，确定算法，设计程序框图，编写程序代码；4、误差分析与改进，完成设计报告。
二、方案论证2.1、适用矩阵键盘控制作为输入电路，电路和软件稍微复杂，但是相比用独立按键，可节省I/O口，其原理图如2.1所示：图2.1 矩阵键盘控制电路2.2、采用LED数码管显示,数码管图如图2.2.1所示：下图则是加法器电路的原理图：23.1、主控模块该设计的核心控制电路是 AT89C52单片机。
AT89C51是一种带4K字节FLASH存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压、高性能CMOS 8位微处理器，俗称单片机。
AT89C2051是一种带2K字节闪存可编程可擦除只读存储器的单片机。
单片机的可擦除只读存储器可以反复擦除1000次。
该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。
由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，AT89C2051是它的一种精简版本。
AT89C 单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。
其引脚AT89C51芯片模型33.1.1、主要功能特性(1) 4K字节可编程闪烁存储器。
(2) 32个双向I/O口；128×8位内部RAM 。
(3) 2个16位可编程定时/计数器中断，时钟频率0-24MHz。
(4) 可编程串行通道。
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1.课程设计名称四位超前进位加法器2.课程设计内容设计一个四位加法器，要求要有超前进位，减小输出的延迟，采用0.13um工艺设计。
3.课程设计目的训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。
4.课程设计要求4.1、按设计指导书中要求的格式书写，所有的内容一律打印；4.2、报告内容包括设计过程、仿真的HSPICE网表，软件仿真的结果及分析、延时的手工计算；4.3、要有整体电路原理图，仿真的波形图；4.4、软件仿真必须要有必要的说明；要给出各个输入信号的具体波形和输出信号的测试结果。
4.5、写出对应的HSPICE设计网表，网表仿真结果符合设计要求。
把仿真图形附在报告上。
4.6、设输入端的电容为C inv，输出端的负载电容为5000C inv，从输入到输出任意找一通路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。
每组三个同学选择不能为同一通路。
此部分的计算参数可采用书中第六章的参数。
4.7、各种器件的具体结构可参考阎石的《数字电子技术基础》一书。
不允许有完全一样的报告，对于报告完全相同者，记为不及格。
5.使用软件软件为HSPICE和COSMOS-SCOPE。
6.课程设计原理由全加器的真值表可得Si 和Ci的逻辑表达式：定义两个中间变量Gi 和Pi：当Ai ＝Bi＝1时，Gi＝1，由Ci的表达式可得Ci＝1，即产生进位，所以Gi称为产生量变。
若Pi ＝1，则Ai·Bi＝0，Ci＝Ci-1，即Pi＝1时，低位的进位能传送到高位的进位输出端，故Pi称为传输变量，这两个变量都与进位信号无关。
将Gi 和Pi代入Si和Ci得：进而可得各位进位信号的逻辑表达如下：根据逻辑表达式做出电路图（如图）：逻辑功能图中有2输入异或门，2输入与门，3输入与门，4输入与门，2输入或门，3输入或门，4输入或门，其转化成CMOS晶体管图如下：7.课程设计网表*xor 2.subckt xor2 a b c d fmxorpa 1 a vdd vdd pmos l=2 w=8 mxorpb f d 1 vdd pmos l=2 w=8 mxorpc 2 b vdd vdd pmos l=2 w=8 mxorpd f c 2 vdd pmos l=2 w=8 mxorna f a 3 0 nmos l=2 w=4 mxornb 3 b 0 0 nmos l=2 w=4 mxornc f c 4 0 nmos l=2 w=4 mxornd 4 d 0 0 nmos l=2 w=4.ends xor2*and2.subckt and2 a b fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4mandna f a 1 0 nmos l=2 w=4 mandnb 1 b 0 0 nmos l=2 w=4.ends and2*and3.subckt and3 a b c fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=6 mandnb 1 b 2 0 nmos l=2 w=6 mandnc 2 c 0 0 nmos l=2 w=6.ends and3*and4.subckt and4 a b c d fmandpa f a vdd vdd pmos l=2 w=4 mandpb f b vdd vdd pmos l=2 w=4 mandpc f c vdd vdd pmos l=2 w=4 mandpd f d vdd vdd pmos l=2 w=4 mandna f a 1 0 nmos l=2 w=8 mandnb 1 b 2 0 nmos l=2 w=8 mandnc 2 c 3 0 nmos l=2 w=8 mandnd 3 d 0 0 nmos l=2 w=8.ends and4*or2.subckt or2 a b fmorpa 1 a vdd vdd pmos l=2 w=8 morpb f b 1 vdd pmos l=2 w=8 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4.ends or2*or3.subckt or3 a b c fmorpa 1 a vdd vdd pmos l=2 w=12 morpb 2 b 1 vdd pmos l=2 w=12 morpc f c 2 vdd pmos l=2 w=12 mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4.ends or3*or4.subckt or4 a b c d fmorpa 1 a vdd vdd pmos l=2 w=16morpb 2 b 1 vdd pmos l=2 w=16morpc 3 c 2 vdd pmos l=2 w=16morpd f d 3 vdd pmos l=2 w=16mna f a 0 0 nmos l=2 w=4mnb f b 0 0 nmos l=2 w=4mnc f c 0 0 nmos l=2 w=4mnd f d 0 0 nmos l=2 w=4.ends or4*not.subckt not a fmnotpa f a vdd vdd pmos l=2 w=4 mnotna f a 0 0 nmos l=2 w=2.ends not *反相器*or21.subckt or21 a b fxor2 a b 1 or2xnot 1 f not.ends or21 *2输入或门*or31.subckt or31 a b c fxor3 a b c 1 or3xnot 1 f not.ends or31 *3输入或门*or41.subckt or41 a b c d fxor4 a b c d 1 or4xnot 1 f not.ends or41 *4输入或门*xor21.subckt xor21 a b fxm a A5 notxn b B5 notxxor a b A5 B5 f xor2.ends xor21 * 2输入异或门*and21.subckt and21 a b fxand2 a b 1 and2xnot 1 f not.ends and21 *2输入与门*and31.subckt and31 a b c fxand3 a b c 1 and3xnot 1 f not.ends and31 *3输入与门*and41.subckt and41 a b c d fxand4 a b c d 1 and4xnot 1 f not.ends and41 *4输入与门xxor211 a1 b1 p1 xor21xxor212 a2 b2 p2 xor21xxor213 a3 b3 p3 xor21xxor214 a4 b4 p4 xor21xand211 a1 b1 g1 and21xand212 a2 b2 g2 and21xand213 a3 b3 g3 and21xand214 p1 c0 m0 and21xor211 m0 g1 c1 or21 *进位C1xand311 p2 p1 c0 m1 and31xand215 p2 g1 m2 and21xor312 g2 m1 m2 c2 or31 *进位C2xand411 p3 p2 p1 c0 m3 and41xand313 p3 p2 g1 m4 and31xand216 p3 g2 m5 and21xor412 m3 m4 m5 g3 c3 or41 *进位C3xxor215 p1 c0 s1 xor21 *输出s1xxor216 p2 c1 s2 xor21 *输出s2xxor217 p3 c2 s3 xor21 *输出s3xxor218 p4 c3 s4 xor21 *输出s4.include "c:\lib\130nm_bulk.l"tt.opt scale=0.05u.global vdd gndvdd vdd 0 1.2va1 a1 0 pulse 1.2 1.2 20n 1f 1f 30n 100nva2 a2 0 pulse 0 0 20n 1f 1f 30n 100nva3 a3 0 pulse 0 0 20n 1f 1f 30n 100nva4 a4 0 pulse 0 0 20n 1f 1f 30n 100nvb1 b1 0 pulse 1.2 1.2 20n 1f 1f 30n 100n vb2 b2 0 pulse 1.2 1.2 20 1f 1f 30n 100nvb3 b3 0 pulse 0 0 20n 1f 1f 30n 100nvb4 b4 0 pulse 1.2 1.2 20n 1f 1f 30n 100nvc0 c0 0 pulse 0 0 4n 1f 1f 0n 100n.tran 1n 100n.plot tran v(s1).plot tran v(s2).plot tran v(s3).plot tran v(s4).end8.结果及分析由波形可知:当输入a1=1，b1=1，前一级进位c0=0时，s1=a1+b1+c0=0，下一级进位c1=1.由波形可知:当输入a2=0，b2=1，前一级进位c1=1时，s2=a2+b2+c1=0，下一级进位c2=1.由波形可知:当输入a3=0，b3=0，前一级进位c2=1时，s3=a3+b3+c2=1，下一级进位c3=0.由波形可知:当输入a4=0，b4=1，前一级进位c3=0时，s4=a4+b4+c2=1。
根据四幅图片可知：两个加数A（a4a3a2a1)=0001和B（b4b3b2b1）=1011，和S（s4s3s2s1)=1100 进位C（c3c2c1c0)=0110.故S（s4s3s2s1)=A（a4a3a2a1)+B（b4b3b2b1）9.延时手工计算选择路劲是A3(B3)到S4，则按顺序依次经过一个2输入异或门，一个3输入与非门，一个反相器，一个4输入的或非门，一个反相器，一个反相器，一个2输入异或门。
门的类型个数逻辑强度LE 寄生参数P2输入异或门 2 2 23输入与非门 1 5/3 3/24输入或非门 1 9/3 3反相器 3 1 1/2逻辑强度:LE=2*2*5/3*9/3*1*1*1=20电学强度:FO=Cout/Cin=5000分支强度:BE=4路径强度:PE=LE*FO*BE=400000级强度:SE=6.3归一化延迟:D=N*SE+P=7*6.3+(2*2+3/2+3+1/2*3)=54延迟:T=Tinv*D=7.5*54=405(ps)10.总结本次课程设计我选择了四位超前进位加法器。