第14章版图设计基础(半导体集成电路共14章)
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集成电路的设计基础
13
版图几何设计规则
N阱设计规则示意图
2019/11/13
《集成电路设计基础》
14
版图几何设计规则
P+、N+有源区相关的设计规则列表
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
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《集成电路设计基础》
2019/11/13
《集成电路设计基础》
9
版图几何设计规则
• 有几种方法可以用来描述设计规则。 其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
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《集成电路设计基础》
10
版图几何设计规则
层次
人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
（4）布线层选择。
2019/11/13
《集成电路设计基础》
38
布线规则
2019/11/13
《集成电路设计基础》
39
5 版图设计及版图验证
版图设计一般包括：
基本元器件版图设计 布局和布线 版图分析与检验
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《集成电路设计基础》
40
版图设计及版图验证
版图的构成
版图由多种基本的几何图形所构成。 常见的几何图形有：
《集成电路设计基础》
49
半定制标准单元示意图
抽象图是把版图中与布局布线有关的图 形信息抽出来而删去其他信息所形成的 图形。 其中包括：单元的边界、电源线、地线、 N阱、硅栅、输入/输出的脚（PIN）等以 及其他必要的信息。
【精品课件】集成电路设计基础
IE E
注意：
αFIF αRIR
C A
n B
p
n A’
E NPN管
虽然NPN晶体管常被设想为在两个N沟层之间夹着一个 P型区的对称型三层结构。但与MOS器件不同的是：集电 区与发射区这两个电极不能互换。
改进的EM模型
Cbc
B RB Cbe
C
RC
Cjs
I bc BR I be
BF
Ibe- Ibc
RE
L0－版图上几何沟道长度，L0－2 LD＝L为有效沟道长度 ；
γ φ φ VTH－阈值电压：V T H V T 0 2 F V S B 2 F
MOS1模型器件工作特性
（2）饱和区 当VGS>VTH，VDS>VGS－VTH，MOS管工作在饱和区。 电流方程为：
λ ID SK 2 PL 0 W 2L DV G SV T H 21V DS
（3）两个衬底PN结 两个衬底结中的电流可用类似二极管的公式来模拟。
MOS1模型衬底PN结电流公式
G
+
+
CGB
rS
CGS VGS -
S +
CBS
-
VGD
I DS
-
-
-
VBS
V BD
+
+
CGD rD
D
CBD
当VBS<0时
IBS
qISS kT
VBS
当VBS>0时
IBSISSexpqkVB TS1
B
当VBD<0时 当VBD>0时
MOS器件二阶效应
（5）沟道长度调制效应 当VDS增大时，MOS管的漏端沟道被夹断并进入饱和，
集成电路版图设计基础第2章：基本IC单元版图设计
school of phye
basics of ic layout design
9
基本IC单元版图设计 – CMOS layout
• 器件连接技术： - 可以用金属线将分开的poly栅条连接起来，这种连接方法最可靠。 - 源漏共用、器件分裂和减少寄生是贯穿CMOS版图设计的基本技术。
school of phye
school of phye
basics of ic layout design
8
基本IC单元版图设计 – CMOS layout
• 器件连接技术： - 如果希望节省更多的面积，可以没有必要将源漏区的接触孔沿着整个 沟道宽度方向都开出，此时可以将连线跨越器件而节省面积。 多开接触孔的目的是为了减小器件的接触电阻，如果舍弃太多的接触 孔，接触电阻可能会高于你的允许值。
school of phye
basics of ic layout design
18
基本IC单元版图设计 – 电阻
• 电阻材料：
常用的电阻材料是多晶硅。 较厚的多晶硅薄层有较低的电阻值（有较多的空间让电流流过，传导 电流的能力较强），较薄的多晶硅薄层有较大的电阻值。 其他因素，如材料的类型、长度、宽度等也将改变电阻值。 对于一个给定的集成电路工艺，可以认为薄膜厚度是常数，它是我们 不能改变的参数之一。对于一个给定的材料，我们能够改变的只有长度 和宽度。
集成电路版图设计基础
basics of IC layout design
instructor: Jiang hao e-mail:jianghao@
第二章 基本IC单元版图设计 • 基本IC单元版图 CMOS版图 电阻 电容 双极晶体管 二极管 电感
school of phye
版图设计课件 PPT
一、双极集成电路工艺的基本流程
实现选择性掺杂的三道基本工序
(3)掺杂：在半导体基片的一定区域掺入一定浓度的杂质 元素，形成不同类型的半导体层，来制作各种器件。掺 杂工艺主要有两种：扩散和离子注入。
扩散：在热运动的作用下，物质的微粒都有一种从高浓 度的地方向低浓度的地方运动的趋势。在IC生产中，扩 散的同时进行氧化。
结论：对采用PN结隔离的双极IC基本工艺，与制作NPN 晶体管的基本工艺相比，只需增加外延工艺，当然工艺步 骤要增加不少。
一、双极集成电路工艺的基本流程
PN结隔离双极IC工艺基本流程
衬底材料(P型硅)－ 埋层氧化－埋层光刻 －埋层掺杂(Sb)外延 (N型硅)隔离氧化－隔离光刻 －隔离掺杂(B)－ 基区氧化－基区光刻 －基区掺杂(B)和发射区氧化－
一、双极集成电路工艺的基本流程
工艺类型简介
按照制造器件的结构不同可以分为： 双极型：由电子和空穴这两种极性的载流子作为在有源
区中运载电流的工具。 MOS型：PMOS工艺、NMOS工艺、CMOS工艺 BiCMOS集成电路：双极与MOS混合集成电路
按照MOS的栅电极的不同可以分为： 铝栅工艺、硅栅工艺（CMOS制造中的主流工艺）
(2) 光刻2：场氧光刻，又称为有源区光刻。将以后作为有源区区域的 氧(3化) 氧层化和氮层化生硅长层。保在留没，有其氮余化区硅域层的保氧护化的层区和氮化硅全部去除。 域（即场区）生长一层较厚的氧化层。图中 表面没有氧化层的区域即为有源区。
三、CMOS集成电路工艺流程
3. 生长栅氧化层和生成多晶硅栅电极 确定了有源区以后，就可以制作MOS晶体管。首先按下述步骤生长栅 氧化层和制作栅电极。 (1) 生长栅氧化层。去除掉有源区上的氮化硅层及薄氧化层以后，生长 一层作为栅氧化层的高质量薄氧化层。 (2) 在栅氧化层上再淀积一层作为栅电极材料的多晶硅。 (3) 光刻3：光刻多晶硅，只保留作栅电极以及起互连作用的多晶硅。 光刻后的剖面图如图所示。
集成电路的设计基础42页PPT文档
• 一般晶体管的设计
（1）设计步骤：①～⑤（见P153）
（2）设计原则：根据电路和管子参数选择尺寸和图 形，不满足时要再作修改。
（3）常用的几种晶体管图形如下： ① 单基极条图形（适合于高频小功率管） ② 双基极条图形（适合于输出管） ③ 基极和集电极引线孔都是马蹄形结构 ④ 发射极和集电极引线孔是马蹄形结构 ⑤ 梳形结构
• 对同类晶体管 • 对横向PNP晶体管 • 对电阻 • PN结隔离沟接最低电位
– 在以上原则划分下，综合考虑，灵活划分。22Fra bibliotek04.2020
《集成电路设计基础》
7
双极型晶体管版图设计
• 几何对称设计 • 热对称设计 • 图形尺寸选择原则
22.04.2020
《集成电路设计基础》
8
几何对称设计
• 模拟电路为避免“失调”（失调电压和 失调电流）产生，在版图设计上采用 “几何对称设计”。
22.04.2020
《集成电路设计基础》
5
双极型晶体管版图设计
• 划分隔离区：
– 集成电路里的晶体管、二极管、电阻元件是制作在 同一半导体衬底基片上的，由于它们所处的电位各 不相同，因此必须进行电性能隔离。最后用铝线互 连来构成功能电路。
22.04.2020
《集成电路设计基础》
6
隔离区的划分原则
由图可见，当多晶硅穿过有源区时，就形成了
一个管子。在图中当多晶硅穿过N扩散区时，形
成NMOS，当多晶硅穿过P扩散区时，形成PMOS。
表示栅极g
表示栅极g
s
Wd
s
d
d
s
L
表示源极和漏极的
n型扩散区
表示源极和漏极的 p型扩散区
（1）设计步骤：①～⑤（见P153）
（2）设计原则：根据电路和管子参数选择尺寸和图 形，不满足时要再作修改。
（3）常用的几种晶体管图形如下： ① 单基极条图形（适合于高频小功率管） ② 双基极条图形（适合于输出管） ③ 基极和集电极引线孔都是马蹄形结构 ④ 发射极和集电极引线孔是马蹄形结构 ⑤ 梳形结构
• 对同类晶体管 • 对横向PNP晶体管 • 对电阻 • PN结隔离沟接最低电位
– 在以上原则划分下，综合考虑，灵活划分。22Fra bibliotek04.2020
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7
双极型晶体管版图设计
• 几何对称设计 • 热对称设计 • 图形尺寸选择原则
22.04.2020
《集成电路设计基础》
8
几何对称设计
• 模拟电路为避免“失调”（失调电压和 失调电流）产生，在版图设计上采用 “几何对称设计”。
22.04.2020
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5
双极型晶体管版图设计
• 划分隔离区：
– 集成电路里的晶体管、二极管、电阻元件是制作在 同一半导体衬底基片上的，由于它们所处的电位各 不相同，因此必须进行电性能隔离。最后用铝线互 连来构成功能电路。
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《集成电路设计基础》
6
隔离区的划分原则
由图可见，当多晶硅穿过有源区时，就形成了
一个管子。在图中当多晶硅穿过N扩散区时，形
成NMOS，当多晶硅穿过P扩散区时，形成PMOS。
表示栅极g
表示栅极g
s
Wd
s
d
d
s
L
表示源极和漏极的
n型扩散区
表示源极和漏极的 p型扩散区
集成电路设计基础
《集成电路设计基础》 集成电路设计基础》
山东大学 信息学院 刘志军
上次课
第9章 晶体管与模拟集成电路基本单元设计 章 § 9.1 § 9.2 § 9.3 § 9.4 晶体管的版图设计 电流源电路设计 基准电压源设计 差分放大器电路设计
2010-9-2
《集成电路设计基础》
2
第10章 数字集成电路基本单元与版图 章
《集成电路设计基础》
27ቤተ መጻሕፍቲ ባይዱ
CMOS反相器 反相器
（2） CMOS物理结构的剖视图如图所示。其中n沟道 晶体管是在p阱区中制作的；而P沟道晶体管是在n 型衬底上制作的。两个晶体管的栅极联在一起形成 输入端。
2010-9-2
《集成电路设计基础》
28
CMOS反相器 反相器
开关特性
我们希望反相器的上升时间和下降时间近似相等， 我们希望反相器的上升时间和下降时间近似相等， 则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 度的 n / p倍左右。 倍左右。
2010-9-2 《集成电路设计基础》 9
TTL基本电路及版图实现 基本电路及版图实现
或非门电路
L = A+ B
2010-9-2
《集成电路设计基础》
10
TTL基本电路及版图实现 基本电路及版图实现
上图中(a) 表示TTL或非门的逻辑电路， 上图中(a) 表示TTL或非门的逻辑电路，图（b） 是它的符号。 由图可见， 或非逻辑功能是对 TTL 是它的符号 。 由图可见 ， 或非逻辑功能是对TTL 与非门的结构改进而来的，即用两个晶体管T 与非门的结构改进而来的，即用两个晶体管T2A和 T2B 代替T2。 若两输入端为低电平， 则T2A和T2B 均 代替T 若两输入端为低电平， 将截止， 将截止，IB3=0，输出为高电平。若A、B两输入端 输出为高电平。 中有一个为高电平， 中有一个为高电平 ， 则 T2A 或 T2B 将饱和 ， 导致 IB3 将饱和， 导致I ＞ 0 ， IB3便使T3 饱和， 输出为低电平。 这就实现 便使T 饱和， 输出为低电平 。 了或非功能。 了或非功能。
山东大学 信息学院 刘志军
上次课
第9章 晶体管与模拟集成电路基本单元设计 章 § 9.1 § 9.2 § 9.3 § 9.4 晶体管的版图设计 电流源电路设计 基准电压源设计 差分放大器电路设计
2010-9-2
《集成电路设计基础》
2
第10章 数字集成电路基本单元与版图 章
《集成电路设计基础》
27ቤተ መጻሕፍቲ ባይዱ
CMOS反相器 反相器
（2） CMOS物理结构的剖视图如图所示。其中n沟道 晶体管是在p阱区中制作的；而P沟道晶体管是在n 型衬底上制作的。两个晶体管的栅极联在一起形成 输入端。
2010-9-2
《集成电路设计基础》
28
CMOS反相器 反相器
开关特性
我们希望反相器的上升时间和下降时间近似相等， 我们希望反相器的上升时间和下降时间近似相等， 则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道宽 度的 n / p倍左右。 倍左右。
2010-9-2 《集成电路设计基础》 9
TTL基本电路及版图实现 基本电路及版图实现
或非门电路
L = A+ B
2010-9-2
《集成电路设计基础》
10
TTL基本电路及版图实现 基本电路及版图实现
上图中(a) 表示TTL或非门的逻辑电路， 上图中(a) 表示TTL或非门的逻辑电路，图（b） 是它的符号。 由图可见， 或非逻辑功能是对 TTL 是它的符号 。 由图可见 ， 或非逻辑功能是对TTL 与非门的结构改进而来的，即用两个晶体管T 与非门的结构改进而来的，即用两个晶体管T2A和 T2B 代替T2。 若两输入端为低电平， 则T2A和T2B 均 代替T 若两输入端为低电平， 将截止， 将截止，IB3=0，输出为高电平。若A、B两输入端 输出为高电平。 中有一个为高电平， 中有一个为高电平 ， 则 T2A 或 T2B 将饱和 ， 导致 IB3 将饱和， 导致I ＞ 0 ， IB3便使T3 饱和， 输出为低电平。 这就实现 便使T 饱和， 输出为低电平 。 了或非功能。 了或非功能。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
2020/9/21
25
2020/9/21
26
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27
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版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
2020/9/21
层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
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Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
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版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
第4章TTL电路半导体集成电路共14章讲解
IB
IE
IC
IC=IB+IE
饱和工作区
C
B
VCES
E
截止区
C B
E
3
简易TTL与非门
与非门
A
B
C
O
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
VCC
R1
R2
B1
VO
A B C
B2 T1
T2
两管单元TTL与非门
2022/1/16
4
两管单元TTL与非门工作原理
VCC
R1 4K R2 4K
2022/1/16
由T6、R6和R3构成 的有源泄放电路来
代替T2射极电返阻回R3 36
TTL“与非〞门的静态特性及主要参数
2022/1/16
简易TTL与非门5
1. 输入信号中至少有一个为低电平的情况
VOL VB1 =VBE1+VOL
=1V
R1 4K
1V B1
VCC
R2 4K
IOH
VB1被嵌位在1V
IB1=(VCC-1V)/R1 =5V-1V/4K=1mA
A B C
VOL=0.3V
IC1
B2
T2管截止, VOH=VCC-IOHR2
2022/1/16
3 .6V 3 .6V 3 .6V
0 .3V
32
TTL与非门工作原理
集成电路版图基础
DRC文件
第三部分：版图的准备
4. LVS文件
4.1 LVS: layout versus schematic， 用来进行版图与电路 图对比。 4.2 我们通常使用calibre 这个 工具来进行lvs 检查， 根据run 出来的错误提 示去改正版图，最后 清掉所有的lvs错误。
第三部分：版图的准备
第四部分：版图设计艺术
1.
模拟电路和数字电路的首要目标
模拟电路关注的是功能 1) 电路性能、匹配、速度等 2) 没有EDA软件能全自动实现，所以需要手工处理 数字电路关注的是面积 1) 什么都是最小化 2) Astro、appollo等自动布局布线工具
PMOS版图
第二部分：版图设计基础
以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：NMOS的版 图包括以下层次的图形： NIMP (N+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属） 以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：PMOS的版 图包括以下层次的图形： Nwell （N阱） PIMP (P+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属）
4.3 lvs command file 的设定： 1) 根据你的工艺以及需 求选择你所需要的验 证检查。 2) 选择用命令界面运行 LVS，定义查看LVS报 告文件及LVS报错个 数。
定义金 属层数 关闭ERC 检查
用命令跑 LVS的方式
LVS COMPARE CASE NAMES SOURCE CASE YES LAYOUT CASE YES
IC模拟版图设计
目录
第一部分：了解版图
集成电路设计.pptx
双极晶体管和MOS晶体管都可用作有源电阻
MOS管有源电阻器
IDS I
I
VGS V VTP
DI
O
S
+
G+
G
V -
V-
O
I
S
D
VTN V VGS
IDS
(a)
(b)
MOS有源电阻及其I-V曲线
第23页/共66页
晶体管有源寄生电阻
双极晶体管集电区电阻 集成电路中集电区电阻Rc要比分立管的大。Rc的增大 会影响高频特性和开关性能。
第2页/共66页
Tox
N+
P
sio2
金 属
NP金s+io属2
纵向结构
横向结构
MOS 电容电容量
Cox=
Aε0 εsio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
集成电路中要制作一个30 pF的MOS电容器， 所用面积相当于25个晶体管的面积。
第3页/共66页
MOS电容 N+
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
第4页/共66页
❖ PN结电容 在PN结反偏时的势垒电容构成的电容器
❖ PN结电容与 MOS电容的数量级相当。
+
-
N+
P
N
外
P衬
第39页/共66页
第40页/共66页
CMOS反 相器工作 原理
输入端高电平时：
MOS管有源电阻器
IDS I
I
VGS V VTP
DI
O
S
+
G+
G
V -
V-
O
I
S
D
VTN V VGS
IDS
(a)
(b)
MOS有源电阻及其I-V曲线
第23页/共66页
晶体管有源寄生电阻
双极晶体管集电区电阻 集成电路中集电区电阻Rc要比分立管的大。Rc的增大 会影响高频特性和开关性能。
第2页/共66页
Tox
N+
P
sio2
金 属
NP金s+io属2
纵向结构
横向结构
MOS 电容电容量
Cox=
Aε0 εsio2
Tox
Tox: 薄氧化层厚度；A: 薄氧化层上 金属电极的面积。
一般在集成电路中Tox 不能做的太薄，所以要想提高电容量，只能增加面积。 N+层为 了减小串联电阻及防止表面出现耗尽层。
集成电路中要制作一个30 pF的MOS电容器， 所用面积相当于25个晶体管的面积。
第3页/共66页
MOS电容 N+
SiO2 P+
AL
N+ N-epi
P-SUB
Al P+
第4页/共66页
❖ PN结电容 在PN结反偏时的势垒电容构成的电容器
❖ PN结电容与 MOS电容的数量级相当。
+
-
N+
P
N
外
P衬
第39页/共66页
第40页/共66页
CMOS反 相器工作 原理
输入端高电平时：
《集成电路设计》课件
蒙特卡洛模拟法
通过随机抽样和概率统计的方法，模 拟系统或产品的失效过程，评估其可 靠性。
可靠性分析流程
确定分析目标
明确可靠性分析的目 的和要求，确定分析 的对象和范围。
进行需求分析
分析系统或产品的使 用环境和条件，确定 影响可靠性的因素和 条件。
进行失效分析
分析系统或产品中可 能出现的失效模式和 原因，确定失效对系 统性能和功能的影响 。
DRC/LVS验证
DRC/LVS验证概述
DRC/LVS验证是物理验证中的两个重要步骤，用于检查设计的物 理实现是否符合设计规则和电路图的要求。
DRC验证
DRC验证是对设计的物理实现进行规则检查的过程，以确保设计的 几何尺寸、线条宽度、间距等参数符合设计规则的要求。
LVS验证
LVS验证是检查设计的物理实现与电路图一致性的过程，以确保设 计的逻辑功能在物理实现中得到正确实现。
版图设计流程
确定设计规格
明确设计目标、性能指标和制造工艺要求 。
导出掩模版
将最终的版图导出为掩模版，用于集成电 路制造。
电路设计和模拟
进行电路设计和仿真，以验证电路功能和 性能。
物理验证和修改
进行DRC、LVS等物理验证，根据结果进 行版图修改和完善。
版图绘制
将电路设计转换为版图，使用专业软件进 行绘制。
集成电路设计工具
电路仿真工具
用于电路设计和仿真的软件， 如Cadence、Synopsys等。
版图编辑工具
用于绘制版图的软件，如Laker 、Virtuoso等。
物理验证工具
用于验证版图设计的正确性和 可靠性的软件，如DRC、LVS等 。
可靠性分析工具
用于进行可靠性分析和测试的 软件，如EERecalculator、 Calibre等。
通过随机抽样和概率统计的方法，模 拟系统或产品的失效过程，评估其可 靠性。
可靠性分析流程
确定分析目标
明确可靠性分析的目 的和要求，确定分析 的对象和范围。
进行需求分析
分析系统或产品的使 用环境和条件，确定 影响可靠性的因素和 条件。
进行失效分析
分析系统或产品中可 能出现的失效模式和 原因，确定失效对系 统性能和功能的影响 。
DRC/LVS验证
DRC/LVS验证概述
DRC/LVS验证是物理验证中的两个重要步骤，用于检查设计的物 理实现是否符合设计规则和电路图的要求。
DRC验证
DRC验证是对设计的物理实现进行规则检查的过程，以确保设计的 几何尺寸、线条宽度、间距等参数符合设计规则的要求。
LVS验证
LVS验证是检查设计的物理实现与电路图一致性的过程，以确保设 计的逻辑功能在物理实现中得到正确实现。
版图设计流程
确定设计规格
明确设计目标、性能指标和制造工艺要求 。
导出掩模版
将最终的版图导出为掩模版，用于集成电 路制造。
电路设计和模拟
进行电路设计和仿真，以验证电路功能和 性能。
物理验证和修改
进行DRC、LVS等物理验证，根据结果进 行版图修改和完善。
版图绘制
将电路设计转换为版图，使用专业软件进 行绘制。
集成电路设计工具
电路仿真工具
用于电路设计和仿真的软件， 如Cadence、Synopsys等。
版图编辑工具
用于绘制版图的软件，如Laker 、Virtuoso等。
物理验证工具
用于验证版图设计的正确性和 可靠性的软件，如DRC、LVS等 。
可靠性分析工具
用于进行可靠性分析和测试的 软件，如EERecalculator、 Calibre等。
第14章版图设计基础(半导体集成电路共14章)
Ledit 版图工具简介
位置:桌面/tanner/ledit9/ ledit90
Ledit 窗口简介
图形选择
绘图区
鼠标各键的作用 层定义
鼠标移动精度设置： setup菜单下 鼠标移动精度设置：
design
1 Internal=0.001um
精度设置：Grid标签 精度设置：
1 locater=1um
如：传输门加法器中的功能块可分为异或门（非） 传输门加法器中的功能块可分为异或门（ 异或门 、和产生电路、进位产生电路 和产生电路、
大部分工作是调用基本单元进行连线单元间的连线
4.PAD单元
PAD单元部分包括： 单元部分包括： 单元部分包括 （1）绑定金属线所需的 ） 可靠连接区域 （2）ESD保护结构 ） 保护结构 （4）与内部电路相连的 ） 接口 （3）输入、输出缓冲器 ）输入、
M3
Via2
M2
via1
M1
键合点（ 键合点（PAD）
PAD.1 PAD.2 PAD.3.1
宽度 间距 顶层金属四周覆盖键合点距离
70 30 2.5
说明：实际版图中的pad都是有保护电路的，且厂商会 说明： 都是有保护电路的， 提供经过若干次实验的电路。 提供经过若干次实验的电路。
二、版图设计步骤(人工)
Mn.2 Vn.2 Vn.1 Mn.1 Vn.3
说明：实际版图中，顶层金属会有不同，间距和条宽都 说明：实际版图中，顶层金属会有不同， 会增加。 会增加。
过孔 ：
PAD 3.8 PAD.3.6 PAD.3.4 PAD.3.2 PAD.3.1
Vn.1 Vn.2 Vn.3
过孔尺寸 过孔间距 金属条两边覆盖过孔 （所有金属层）
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路版图基础.pdf
实例：反向器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
半导体集成电路课程教学大纲
《半导体集成电路》课程教学大纲（包括《集成电路制造基础》和《集成电路原理及设计》两门课程）集成电路制造基础课程教学大纲课程名称：集成电路制造基础英文名称：The Foundation of Intergrate Circuit Fabrication课程类别：专业必修课总学时：32 学分：2适应对象：电子科学与技术本科学生一、课程性质、目的与任务：本课程为高等学校电子科学与技术专业本科生必修的一门工程技术专业课。
半导体科学是一门近几十年迅猛发展起来的重要新兴学科，是计算机、雷达、通讯、电子技术、自动化技术等信息科学的基础，而半导体工艺主要讨论集成电路的制造、加工技术以及制造中涉及的原材料的制备，是现今超大规模集成电路得以实现的技术基础，与现代信息科学有着密切的联系。
本课程的目的和任务：通过半导体工艺的学习，使学生掌握半导体集成电路制造技术的基本理论、基本知识、基本方法和技能，对半导体器件和半导体集成电路制造工艺及原理有一个较为完整和系统的概念，了解集成电路制造相关领域的新技术、新设备、新工艺，使学生具有一定工艺分析和设计以及解决工艺问题和提高产品质量的能力。
并为后续相关课程奠定必要的理论基础，为学生今后从事半导体集成电路的生产、制造和设计打下坚实基础。
二、教学基本要求：1、掌握硅的晶体结构特点，了解缺陷和非掺杂杂质的概念及对衬底材料的影响；了解晶体生长技术（直拉法、区熔法），在芯片加工环节中，对环境、水、气体、试剂等方面的要求；掌握硅圆片制备及规格，晶体缺陷，晶体定向、晶体研磨、抛光的概念、原理和方法及控制技术。
2、掌握SiO2结构及性质，硅的热氧化，影响氧化速率的因素，氧化缺陷，掩蔽扩散所需最小SiO2层厚度的估算；了解SiO2薄膜厚度的测量方法。
3、掌握杂质扩散机理，扩散系数和扩散方程，扩散杂质分布；了解常用扩散工艺及系统设备。
4、掌握离子注入原理、特点及应用；了解离子注入系统组成，浓度分布，注入损伤和退火。
集成电路模拟版图设计基础106页PPT
第四部分：版图的艺术
1. 模拟版图和数字版图的首要目标 2. 首先考虑的三个问题 3. 匹配 4. 寄生效应 5. 噪声 6. 布局规划 7. ESD 8. 封装
IC模拟版图设计
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第一部分：了解版图
PMOS版图
第二部分：版图设计基础
2.1 器件
反向器
器件剖面图及俯视图
器件版 图
第二部分：版图设计基础
2.1 器件
2.1.1 MOS管 1)反向器
VDD
3u/0.18u
IN
OUT
1u/0.18u
2)NMOS，PMOS
3)金属连线
GND
4)关于Butting Contact部分
第二部分：版图设计基础
2）它需要设计者具有电路系统原理与工艺制造方面的基 本知识，设计出一套符合设计规则的“正确”版图也 许并不困难，但是设计出最大程度体现高性能、低功 耗、低成本、能实际可靠工作的芯片版图缺不是一朝 一夕能学会的本事。
第一部分：了解版图
3. 版图的工具：
– Cadence
Virtuoso Dracula Assura Diva
IC模拟版图设计
目录
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第二部分：版图设计基础
1. 认识版图 2. 版图组成两大部件 3. 版图编辑器 4. 电路图编辑器 5. 了解工艺厂商
目录
第三部分：版图的准备
1. 必要文件 2. 设计规则 3. DRC文件 4. LVS文件
第二部分：版图设计基础
1. 模拟版图和数字版图的首要目标 2. 首先考虑的三个问题 3. 匹配 4. 寄生效应 5. 噪声 6. 布局规划 7. ESD 8. 封装
IC模拟版图设计
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第一部分：了解版图
PMOS版图
第二部分：版图设计基础
2.1 器件
反向器
器件剖面图及俯视图
器件版 图
第二部分：版图设计基础
2.1 器件
2.1.1 MOS管 1)反向器
VDD
3u/0.18u
IN
OUT
1u/0.18u
2)NMOS，PMOS
3)金属连线
GND
4)关于Butting Contact部分
第二部分：版图设计基础
2）它需要设计者具有电路系统原理与工艺制造方面的基 本知识，设计出一套符合设计规则的“正确”版图也 许并不困难，但是设计出最大程度体现高性能、低功 耗、低成本、能实际可靠工作的芯片版图缺不是一朝 一夕能学会的本事。
第一部分：了解版图
3. 版图的工具：
– Cadence
Virtuoso Dracula Assura Diva
IC模拟版图设计
目录
第一部分：了解版图
1. 版图的定义 2. 版图的意义 3. 版图的工具 4. 版图的设计流程
第二部分：版图设计基础
1. 认识版图 2. 版图组成两大部件 3. 版图编辑器 4. 电路图编辑器 5. 了解工艺厂商
目录
第三部分：版图的准备
1. 必要文件 2. 设计规则 3. DRC文件 4. LVS文件
第二部分：版图设计基础
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5.版图检查与验证
DRC
(ERC):设计规则检查 LVS：版图与原理图一致性验证
工具自动完成， 如 CALIBRE,DRAC ULA
Ledit 版图工具简介
位置:桌面/tanner/ledit9/
ledit90
Ledit 窗口简介
图形选择
绘图区
鼠标各键的作用 层定义
鼠标移动精度设置： setup菜单下
P=
AB
P= A B
门级逻辑 网表
AHDL
SPECTURE
逻辑图
寄存器传输级 描述 寄存器传输级 模拟与验证
综合 逻辑模拟 与验证
DC modelsim
SPICE/ SPECTURE
电路图
电路模拟 与验证
版图生成
CADENCE的Virtuso
APOLLO(自动)
版图几何设计规则和 电学规则检查
同右
网表一致性检 查和后仿真
过孔尺寸 过孔间距 金属条两边覆盖过孔 （所有金属层）
PAD.2 PAD.1 PAD.3.10
0.45 x 0.45 0.45 0.15
PAD.3.7 PAD.3.3 PAD.3.11 PAD.3.12
POLYIMIDE
DIEL M5 M4
PAD.3.5
Via4 Via3
IMD4 IMD3 IMD2 IMD1 ILD FOX Si
DIF.6 DIF.5 Legend N-well NCOMP PCOMP
DIF.12
(um )
0.78
DIF.7c
Poly 2 Contact
DIF.7c
DIF.10
DIF.8
DIF.12
多晶硅 ：
PL2.2 PL2.3 PL2.4 PL2.5 栅宽（3.3V） 栅间距 (excluding serifs) 0.35 0.45
NW.4
PCOMP
NW.5
NCOMP/PCOMP：有源区
DIF.1
DIF.1 DIF.1 DIF.1 DIF.3
DIF.1 DIF.2 DIF.3 DIF.4 DIF.6
宽度 沟道宽
0.30
DIF.7
0..7
DIF.2
NCOMP 到 NCOMP 距离 0.60 PCOMP 到 PCOMP 距离 N阱内NCOMP 到 PCOMP 距离 孤立的N/P注入区的最小 2 面积 0.60 0.60
DRACULA,DIVA,CALIBRE
最终版图数据 与测试向量 制版 与工艺流片 计算机辅助 ) 测试( ICCAT 生产定型 工艺模拟
二、IC设计规则(Design Rule)
1.宽度规则(Width rule):由工艺（光刻）极 限尺寸确定
2.间距规则(space rule)：避免短路
3.交叠规则（overlap rule）：防止实际工艺偏 差造成的开路或短路
4.PAD单元
PAD单元部分包括： （1）绑定金属线所需的 可靠连接区域 （2）ESD保护结构 （4）与内部电路相连的 接口 （3）输入、输出缓冲器
（1）绑定金属线所需的可靠连接区域
（2）ESD保护结构 ESD:ElectroStatic Discharge
输入I/O栅保护电路
其余ESD保护电路见P397
布局布线 较大的功能块 布局布线 较小的功能块 布局布线
单元库中基本单元
布图规划
1. 布图规划
根据连线最短规则将各功能模块和引脚进行整体布局
电源环 VSS
版图布局示意图：
VDD
cell via
电源带
m2 m1
2.基本单元的设计 基本单元通常包括如反相器，传输门等在电路 中需要（重复）使用的最基本的电路单元，每 一层的绘制都需要仔细考虑设计规则
PAD 3.13 PAD.3.14
M3
Via2
M2
via1
M1
键合点（PAD）
PAD.1 PAD.2 PAD.3.1
宽度 间距 顶层金属四周覆盖键合点距离
70 30 2.5
说明：实际版图中的pad都是有保护电路的，且厂商会 提供经过若干次实验的电路。
二、版图设计步骤(人工)
版图检查与验证
总体版图
PL2.2 PL2.6
PL2.3 PL2.5 0.1um
0.05um
0.05um
0.05um
PL2.5 Legend PL2.4 PL2.1 PL2.3 N-Well Comp Poly 2 Contact
栅与源漏区边界的最小间距 0.50
PL2.6b
栅超出有源区距离
0.45
PL2.6a
PL2.6b PL2.6b
如：传输门加法器中的基本单元有反相器、CMOS传输门
基本单元要按照等高的原则绘制，以保证单元之间互 连的兼容性，单元内部的连线采用金属1
3.功能块的设计 功能块可以根据系统的复杂程度分为多级
如：传输门加法器中的功能块可分为异或门（非） 、和产生电路、进位产生电路
大部分工作是调用基本单元进行连线单元间的连线
design
1 Internal=0.001um
精度设置：Grid标签
1 locater=1um
最小显示精度
0.05um
鼠标移动最小 距离0.05um
DRC :设计规则检查
版图与芯片示意图：
Intel 8486
生产工艺
实际芯片 版图
传输门加法器
P VDD A A B VDD Ci Ci A Setup A P A P B Ci P Ci P A P Ci P Co Carry Generation VDD S Sum Generation VDD
Dog Bone
接触孔 ：
CON.1 最大/最小接触孔尺寸 CON.2 接触孔最小间距 CON.3 CON.5 扩散区的接触孔与边沿的距 离 多晶硅栅上的接触孔到多晶 硅栅边界的距离 0.40x0.40
CON.5 CON.2 CON.3 CON.1 CON.6 CON.5 Legend Comp Poly 2 Contact
二、IC设计规则 Cont. (以0.35umN阱CMOS工艺为例)
N阱：制作PMOS管的Nwell尺寸
NW.1 NW.2 NW.3 NW.4 宽度 N阱间距 N阱内的P区距N阱的边界 N阱内的N区距N阱的边界 1.70 1.10 1.10 0.20
NW.6 Legend NW.3 NW.2
Nwell NCOMP
0.60 0.60 0.15
Mn.5
Mn.4
Legend Metal Via/ Contact
Mn.2 Vn.2 Vn.1 Mn.1 Vn.3
说明：实际版图中，顶层金属会有不同，间距和条宽都 会增加。
过孔 ：
PAD 3.8 PAD.3.6 PAD.3.4 PAD.3.2 PAD.3.1
Vn.1 Vn.2 Vn.3
0.40 0.15 0.15
CON.7
CON.4
CON.6 有源区的接触孔与栅的间距 CON.7 栅上的接触孔与有源区间距
0.30 0.40
Butting Contact (Polyicide Only)
金属条
Mn.3 Mn.2
Mn.1 Mn.2 Mn.3
金属条宽 金属条间距 金属条两边覆盖过孔或接触孔宽度
半导体 集成电路
学校：西安理工大学 院系：自动化学院电子工程系 专业：电子、微电 时间：秋季学期
第14章MOS集成电路 版图设计基础
内容提要
IC设计流程 版图设计规则 版图设计步骤
一、IC设计流程
模拟
总体要求 系统功能设计 子系统 /功能块
数字
System C
Verilog(VHDL) modelsim