《VHDL语言与EDA技术》课程试卷答案
eda技术与vhdl设计答案
eda技术与vhdl设计答案eda技术与vhdl设计答案【篇一：eda技术与vhdl复习练习题】/p> 一、填空题1、pld的中文含义是：________。
2、asic的中文含义是：________。
3、“与－或”结构的可编程逻辑器件主要由四部分构成：________、________、____________和____________。
4、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。
6、可编程逻辑器件结构图中无任何标记表示此编程单元为________。
7、可编程逻辑器件按规模的大小一般分为________和_________。
8、低密度可编程逻辑器件的主要有________和_________。
9、gal器件________取代全部pal器件。
10、pal器件只能________次编程。
11、gal器件能________次编程。
12、gal器件________取代ttl器件。
13、gal器件采用________擦除。
14、pal和gal器件________在系统编程。
15、pal和gal器件需要使用________编程。
二、选择题1、可编程逻辑器件pld的基本结构形式是_______:a：与——与b：与——或c：或——与d：或——或2、可以多次编程的器件是_______:a：prom b：plac：pal d：gal3、pld器件未编程时_______:a：有逻辑功能 b：没有逻辑功能c：pal器件有逻辑功能d：gal 器件有逻辑功能 4、gal器件可以用擦除:a：普通光 b：紫外线c：红外线 d：电5、gal16v8器件的输出引脚最多有______:a：16b：4 c：8 d：206、pal16v8器件的输入引脚最多有_______:a：16 b：4 c：8 d：207、gal16v8不能取代_________:a：pal16v b：74ls138c：74ls373 d：isplsi1032e-70plcc848、gal16v8的_______不可编程:a：与阵列b：或阵列c：输出逻辑宏单元olmc d：a、b都三、判断题1、gal器件的输出逻辑宏单元olmc不能实现pal器件的所有输出形式。
EDA技术实用教程-VHDL版课后答案
第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。
EDA技术及应用试卷C含答案
《EDA技术与应用》试卷C一、填空题（每题2分，共１0分）1、在VHDL中最常用的库是（）标准库，最常用的数据包是（）数据包。
2、VHDL的实体声明部分指定了设计单元的（），它是设计实体对外的一个通信界面，是外界可以看到的部分。
3、在VHDL的端口声明语句中，端口方向包括（）、（）、（）和（）。
4、在用VHDL语言设计电路时，一般要求文件名与（）名一致，后缀是（）。
5、在VHDL中，标准逻辑位数据有（）种逻辑值。
二、选择题（每题2分，共10分）1、在VHDL的端口声明语句中，用（）声明端口为输出方向。
A、 INB、OUTC、INOUTD、BUFFER2、在VHDL中，（）不能将信息带出对它定义的当前设计单元。
A、信号B、常量C、数据D、变量3、在VHDL中，（）的数据传输不是立即发生的，目标信号的赋值需要一定的延时时间。
A、信号B、常量C、数据D、变量4、在VHDL中，为目标变量赋值的符号是（）。
A=： B、= C、：= D、<=5、在下列标识符中，（）是VHDL合法的标识符。
A、4h_addeB、h_adde_C、 h_adderD、_h_adde三、程序分析（每题10分，共40分）要求：（1）将标有下划线语句补充完整（3分）（2）解释后带**的语句（3分）（3）说明该程序逻辑功能（4分）1、程序1LIBRARY ieee;USE ieee.std_logic_1164.ALL;entity is **port (a :in std_logic_vector(3 downto 0);sel: ;d:out std_logic);end xuan2;architecture a of xuan2 isbeginprocess(sel)begincase is **when "00" =>d<=a(0); **when "01" =>d<=a(1);when "10" =>d<=a(2);when others =>d<=a(3);end case;end process;end a;2、程序2Library ieee;Use ieee.std_logic_1164.all;Entity multi3 isPort(a,b:in std_logic_vector(2 downto 0);y: );end ;architecture a of multi3 issignal temp1:std_logic_vector(2 downto 0);signal temp2:std_logic_vector(3 downto 0);signal temp3:std_logic_vector(4 downto 0); ** begintemp1<=a when b(0)=‘1’ else “000”; ** temp2<=(a&‘0’) when b(1)=‘1’ else “0000”;temp3<=(a&“00”) when b(2)=‘1’ else “00000”; y<=temp1+temp2+(‘0’&temp3); ** end a;3、程序3library ieee; Use ieee.std_logic_1164.all;Entity sevenbcd isPort(s:in integer range 0 to 9; ** G,f,e,d,c,b,a:out std_logic); End sevenbcd;Architecture a of sevenbcd isSignal y: ;BeginProcess(s) **Case s isWhen 0 =>y<="0111111"; ** When 1 =>y<="0000110";When 2 => ;When 3 =>y<="1001111";When 4 =>y<="1100110";When 5 =>y<="1101101";When 6 =>y<="1111101";When 7 =>y<="0000111";When 8 =>y<="1111111";When 9 =>y<="1101111";When others =>y<="0000000"; End case;End process;a<=y(0);b<=y(1);c<=y(2);d<=y(3);e<=y(4);f<=y(5);g<=y(6);End a;4、程序4LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY jk4 ISPORT(J, K:IN STD_LOGIC;clk: ;prn, clr: IN STD_LOGIC;q,qb:OUT STD_LOGIC);END jk4;ARCHITECTURE a OF jk4 ISqtmp, qbtmp: ;BEGINPROCESS(clk, prn, clr, j, k)BEGINIF prn='0' THEN qtmp<='1'; qbtmp<='0'; ** ELSIF clk'event AND clk='1'tHENIF clr='0' THEN qtmp<='0'; qbtmp<='1';ELSIF j='0' AND k='0' THEN NULL;ELSIF j='0' AND k='1' THENqtmp<='0'; qbtmp<='1';ELSIF j='1' AND k='0' THENqtmp<='1'; qbtmp<='0';ELSE qtmp<=NOT qtmp; qbtmp<=NOT qbtmp; **END IF;END IF;q<=qtmp; qb<=qbtmp; **END PROCESS;END a;四、设计一个比较器，用于实现两个4位二进制数的比较，真值表如下：（20分）五、简答题（20分）1、VHDL语言结构体的描述方式有哪几种？试述各自的特点。
EDA技术与VHDL(A卷答案)
4．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C。
A. FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX3000系列属FPGA结构。
5．以下对于进程PROCESS的说法，正确的是： AA. 进程语句本身是并行语句B. 进程内部由一组并行语句来描述进程功能C. 进程之间可以通过变量进行通信D. 一个进程可以同时描述多个时钟信号的同步时序逻辑6．在VHDL语言中，下列对时钟上升沿检测描述中，错误的是C。
A. if clk’event and clk = ‘1’ thenB. if rising_edge(clk) thenC. if clk’event and clk = ‘0’ thenD. if not clk’stable and clk = ‘1’ then7．关于VHDL中的数字，请找出以下数字中数值最大的一个：BA. 2#1111_1110#B. 8#366#C. 10#169#D. 16#F#E18．下列标识符中，B是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D. signall9．下列语句中，不属于并行语句的是：DA．进程语句B．条件信号赋值语句C．元件例化语句D．IF语句10. 状态机编码方式中，其中 C 占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是1．在程序中存在两处错误，试指出，并说明理由：14行，TMP和A矢量位宽不一致19行，CASE语句缺少WHEN OTHERS语句处理剩余条件2．修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1 行号：9程序改为：SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2 行号：29 程序改为：这行后添加when others => null;SEL COUT 00011011OTHERSA orB A xor B A nor B A and B “XX ”Begin Process (sel, ain, bin) Begin Case sel is when “00” => cout <= ain or bin; when “01” => cout <= ain xor bin; when “10” => cout <= ain and bin; when others => cout <= ain nor bin; End case; End process;End rtl;2. 看下面原理图，写出相应VHDL 描述（10分）DQDFFDQ DFFORyoutOUTPUTxinINPUTclkINPUTLIBARRY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYCIR IS PORT ( XIN, CLK : IN STD_LOGIC; YOUT : OUT STD_LOGIC); END MYCIR;ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C; BEGIN B <= XIN OR A; PROCESS (CLK) BEGIN IF CLK’EVENT AND CLK = ‘1’ THEN A <= C; C <= B; END IF; END PROCESS; YOUT <= C; END ONE;六、综合题：（20分）（一）已知状态机状态图如图(a)所示；完成下列各题：1.试判断该状态机类型，并说明理由。
2022年EDA试卷及答案
EDA卷子及答案一、单项选择题：〔20分〕5． VHDL言语是一种结构化设计言语；一个设计实体〔电路模块〕包含实体与结构体两局部，结构体描述_____B______。
A.器件外部特性；B.器件的内部功能；C.器件的综合同束；D.器件外部特性与内部功能。
6．不完整的IF语句，其综合结果可完成____ A ____。
A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态操纵电路8．以下标识符中，_____B_____是不合法的标识符。
A. State0B. 9moonC. Not_Ack_0D.signall9．关于VHDL中的数字，请找出以下数字中最大的一个：____ A______。
A. 21111_1110B. 8276C. 10170D. 16EE1二、EDA名词解释，写出以下缩写的中文〔或者英文〕含义：〔14分〕1. LPM 参数可定制宏模块库2. RTL 存放器传输级3. UART 串口〔通用异步收发器〕4. ISP 在系统编程5. IEEE 电子电气工程师协会6. ASIC 专用集成电路7. LAB 逻辑阵列块四、VHDL程序改错：〔10分〕01 LIBRARY IEEE ;02 USE IEEE.STD_LOGIC_1164.ALL ;03 USE IEEE.STD_LOGIC_UNSIGNED.ALL;04 ENTITY LED7CNT IS05 PORT ( CLR : IN STD_LOGIC;06 CLK : IN STD_LOGIC;07 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;08 END LED7CNT;09 ARCHITECTURE one OF LED7CNT IS10 SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11 BEGIN12 CNT:PROCESS(CLR,CLK)13 BEGIN14 IF CLR = '1' THEN15 TMP <= 0;16 ELSE IF CLK'EVENT AND CLK = '1' THEN17 TMP <= TMP + 1;18 END IF;19 END PROCESS;20 OUTLED:PROCESS(TMP)21 BEGIN22 CASE TMP IS23 WHEN "0000" => LED7S <= "0111111" ;24 WHEN "0001" => LED7S <= "0000110" ;25 WHEN "0010" => LED7S <= "1011011" ;26 WHEN "0011" => LED7S <= "1001111" ;27 WHEN "0100" => LED7S <= "1100110" ;28 WHEN "0101" => LED7S <= "1101101" ;29 WHEN "0110" => LED7S <= "1111101" ;30 WHEN "0111" => LED7S <= "0000111" ;31 WHEN "1000" => LED7S <= "1111111" ;32 WHEN "1001" => LED7S <= "1101111" ;33 WHEN OTHERS => LED7S <= (OTHERS => '0');34 END CASE;35 END PROCESS;36 END one;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2上编译时报出的第—条错误为：Error:Line 15: File xxx/led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector〞第 15 行，错误：整数0不能直接赋值给TMP矢量改正：TMP <= (OTHERS => ‘0’);第 16 行，错误：ELSE IF 缺少一条对应的END IF语句改正：将ELSE IF 改为关键字ELSIF。
(完整版)EDA历年试卷答案
附表二：武汉工业学院课程考核试题参考答案及评分标准学年：2007-2008一、简答题（25分，共5小题，每小题5分）1.一个完整的VHDL语言程序通常包括以下5个部分：（每条1’）实体说明（Entity）：定义电路实体的外观：I/O接口的规格；结构体（Architecture）：描述电路的内部功能；配置（Configuration）：决定采用哪一个结构体；程序包（Package）：定义使用哪些自定义元件库；库（Library）：定义元件库。
2.主要从以下几方面进行选择：（每条1’）（1）逻辑单元：CPLD适用于逻辑型系统，FPGA适用于数据型系统。
（2）内部互连资源与连线结构：CPLD适用于实现有限状态机，FPGA适用于实现小型化、集成化。
（3）编程工艺：CPLD采用EPROM结构，内部逻辑一经编程后还会以丢失，FPGA采用RAM型编程，是易失性器件，需与配置芯片配合使用。
（4）规模：中小规模电路设计可采用CPLD，大规模逻辑电路的设计采用FPGA。
（5）封装形式：小规模电路：PLCC，引脚数量大的系统宜选用SMD的TQFP、PQFP、BGA等封装形式。
3. MAX＋PLUSII的设计流程如下：（每步1’）（1）设计输入（2）设计检查（3）设计编译（4）时序/功能仿真（5）定时分析注：用流程框图表示也算回答正确。
4. 这个过程可以分为：（1）系统性能描述与行为模拟：设计从系统的功能和性能要求开始。
（2）系统结构分解：将系统分解为若干子系统，子系统又可以再分解为若干功能模块。
（3）产生系统结构模型：（4）描述叶子模块：用数据流进行描述（5）逻辑综合与设计实现：针对给定硬件结构组件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述文件。
5.顺序语句：特点：在程序执行时，按照语句的书写顺序执行，前面的语句的执行结果可能直接影响后面语句的执行。
（1’）用途：主要用于模块的算法部分，用若干顺序语句构成一个进程或描述一个特定的算法或行为。
EDA技术与VHDL(第2版)习题解答
第3章 VHDL 基础3-1 如图所示inputoutputenablebuf3smux21in0in1outputsel3-2程序： IF_THEN 语句 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 SPORT ( s1,s0 : IN STD_LOGIC_VECTOR ; a,b,c,d : IN STD_LOGIC ; y : OUT STD_LOGIC ) ; END ENTITY mux21 ;ARCHITECTURE one OF mux21 IS BEGINPROCESS ( s0,s1,a,b,c,d ) BEGINIF s1=‟0‟ AND s0=‟0‟ THEN y<=a ; ELSIF s1=‟0‟ AND s0=‟1‟ THEN y<=b ; ELSIF s1=‟1‟ AND s0=‟0‟ THEN y<=c ; ELSIF s1=‟1‟ AND s0=‟1‟ THEN y<=d ; ELSE y<=NULL ; END IF ;END PROCESS ; END ARCHITECTURE one ;CASE 语句LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21 ISPORT ( s1,s0 : IN STD_LOGIC_VECTOR ;a,b,c,d : IN STD_LOGIC ;y : OUT STD_LOGIC ) ;END ENTITY mux21 ;ARCHITECTURE two OF mux21 ISSIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;BEGINs<=s1 & s0 ;PROCESS ( s )BEGINCASE s ISWHEN “00” => y<=a ;WHEN “01” => y<=b ;WHEN “10” => y<=c ;WHEN “11” => y<=d ;WHEN OTHERS => NULL ;END CASE ;END PROCESS ;END ARCHITECTURE two ;3-3 程序：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MUXK ISPORT ( s0,s1 : IN STD_LOGIC ;a1,a2,a3 : IN STD_LOGIC ;outy : OUT STD_LOGIC ) ;END ENTITY MUXK ;ARCHITECTURE double OF MUXK ISSIGNAL tmp : STD_LOGIC ; --内部连接线SIGNAL u1_s, u1_a, u1_b, u1_y : STD_LOGIC ;SIGNAL u2_s, u2_a, u2_b, u2_y : STD_LOGIC ;BEGINp_MUX21A_u1 : PROCESS ( u1_s, u1_a, u1_b, u1_y )BEGINCASE u1_s ISWHEN …0‟ => u1_y<= u1_a ;WHEN …1‟ => u1_y<= u1_b ; WHEN OTHERS => NULL ; END CASE ;END PROCESS p_ MUX21A_u1 ;p_ MUX21A_u2 : PROCESS ( u2_s, u2_a, u2_b, u2_y ) BEGINCASE u2_s ISWHEN …0‟ => u2_y<= u2_a ;WHEN …1‟ => u2_y<= u2_b ; WHEN OTHERS => NULL ; END CASE ;END PROCESS p_ MUX21A_u2 ; u1_s<= s0 ; u1_a<= a2 ; u1_b<= a3 ; tmp<= u1_y ;u2_s<=s1 ; u2_a<= a1 ; u2_b<= tmp; outy <= u2_y ;END ARCHITECTURE double ; 3-4 程序：（1）1位半减器x y 00011011被减数减数高位低位0000s_out diff 111 s_out= x · y diff= x · y + x · y(2)1位半减器的设计选用（2）图，两种表达方式：一、LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY h_suber ISPORT ( x,y : IN STD_LOGIC ;s_out ,diff : OUT STD_LOGIC ) ;END ENTITY h_suber ;ARCHITECTURE fhd1 OF h_suber ISBEGINdiff<=x XOR y ; s_out<= ( NOT a ) AND b ;END ARCHITECTURE fhd1 ;二、LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY h_suber ISPORT ( x,y : IN STD_LOGIC ;s_out ,diff : OUT STD_LOGIC ) ;END ENTITY h_suber ;ARCHITECTURE fhd1 OF h_suber ISSIGNAL s : STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;BEGINs<= x & y ;PROCESS ( s )BEGINCASE s ISWHEN “00” => s_out <=‟0‟ ; diff<=‟0‟ ;WHEN “01” => s_out <=‟1‟ ; diff<=‟1‟ ;WHEN “10” => s_out <=‟0‟ ; diff<=‟1‟ ;WHEN “11” => s_out <=‟0‟ ; diff<=‟0‟ ;WHEN OTHERS => NULL ;END CASE ;END PROCESS ;LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY or ISPORT ( a,b : IN STD_LOGIC ;c : OUT STD_LOGIC ) ;END ENTITY or ;ARCHITECTURE one OF or ISBEGINc<= a OR b ;END ARCHITECTURE one ;1位全减器：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY f_suber ISPORT ( x,y,sub_in : IN STD_LOGIC ;sub_out ,diffr : OUT STD_LOGIC ) ;END ENTITY f_suber ;ARCHITECTURE fhd1 OF f_suber ISCOMPONENT h_suber ISPORT ( x,y : IN STD_LOGIC ;s_out ,diff : OUT STD_LOGIC ) ;END COMPONENT h_suber ;COMPONENT or ISPORT ( a,b : IN STD_LOGIC ;c : OUT STD_LOGIC ) ;END COMPONENT or ;SIGNAL d,e,f : STD_LOGIC ;BEGINu1 : h_suber PORT MAP ( x=>x, y=>y, diff=>d, s_out=>e ) ;u2 : h_suber PORT MAP ( x=>d, y=>sub_in, diff=>diffr, s_out=>f ) ;u3 : or PORT MAP ( a=>f, b=>e, c=>sub_out ) ;END ARCHITECTURE fhd1 ;（2）8位减法器：f_suber sub_in x ysub_out4f_subersub_in x ysub_out5f_subersub_in x ysub_out6f_subersub_in x ysub_out7sub_out e f gu4u5u6u7LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY 8f_suber ISPORT ( x0,x1,x2,x3,x4,x5,x6,x7 : IN STD_LOGIC ;y0,y1,y2,y3,y4,y5,y6,y7 : IN STD_LOGIC ;sub_in : IN STD_LOGIC ;sub_out : OUT STD_LOGIC ;diffr0,diffr1,diffr2,diffr3 : OUT STD_LOGIC ;diffr4,diffr5,diffr6,diffr7 : OUT STD_LOGIC ) ;END ENTITY 8f_suber ;ARCHITECTURE 8fhd1 OF 8f_suber ISCOMPONENT f_suber ISPORT ( x,y,sub_in : IN STD_LOGIC ;sub_out ,diffr : OUT STD_LOGIC ) ;END COMPONENT f_suber ;SIGNAL a,b,c,d,e,f,g : STD_LOGIC ;BEGINu0 : f_suber PORT MAP ( x=>x0, y=>y0, sub_in=>, sub_out=>a, diff=>diff0 ) ;u1 : f_suber PORT MAP ( x=>x1, y=>y1, sub_in=>a, sub_out=>b, diff=>diff1 ) ;u2 : f_suber PORT MAP (x=>x2, y=>y2, sub_in=>b, sub_out=>c, diff=>diff2 ) ;u3 : f_suber PORT MAP (x=>x3, y=>y3, sub_in=>c, sub_out=>d, diff=>diff3 ) ;u4 : f_suber PORT MAP (x=>x4, y=>y4, sub_in=>d, sub_out=>e, diff=>diff4 ) ;u5 : f_suber PORT MAP (x=>x5, y=>y5, sub_in=>e, sub_out=>f, diff=>diff5 ) ;u6 : f_suber PORT MAP (x=>x6, y=>y6, sub_in=>f, sub_out=>g, diff=>diff6 ) ;u7 : f_suber PORT MAP (x=>x7, y=>y7, sub_in=>g, sub_out=> sub_out, diff=>diff7 ) ;END ARCHITECTURE 8fhd1 ;3-5 程序：或非门逻辑描述：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY nor ISPORT ( d, e : IN STD_LOGIC ;f : OUT STD_LOGIC ) ;END ENTITY nor ;ARCHITECTURE one OF nor ISBEGINf <= NOT ( d OR e ) ;END ARCHITECTURE one ;时序电路描述：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY circuit ISPORT ( CL, CLK0 : IN STD_LOGIC ;OUT1 : OUT STD_LOGIC ) ;END ENTITY circuit ;ARCHITECTURE one OF circuit ISCOMPONENT DFF1 ISPORT ( CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC ) ;END COMPONENT DFF1 ;COMPONENT nor ISPORT ( d, e : IN STD_LOGIC ;f : OUT STD_LOGIC ) ;END COMPONENT nor ;COMPONENT not ISPORT ( g : IN STD_LOGIC ;h : OUT STD_LOGIC ) ;END COMPONENT not ;SIGNAL a, b : STD_LOGIC ;BEGINu0 : nor PORT MAP ( d=>b, e=>CL, f=>a ) ;u1 : DFF1 PORT MAP ( CLK=>CLK0, D=>a, Q=>b ) ;u2 : not PORT MAP ( g=>b, h=>OUT1 ) ;END ARCHITECTURE one ;3-6 LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MX3256 ISPORT( INA,INB,INCK,INC: IN STD_LOGIC ;E,OUT1: OUT STD_LOGIC) ;END ENTITY MX3256;ARCHITECTURE one OF MX3256 ISCOMPONENT LK35 ISPORT ( A1,A2,CLK: IN STD_LOGIC ;O1,O2: OUT STD_LOGIC) ;END COMPONENT LK35;BEGIN3-7LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_unsigned.ALL ;ENTITY CNT ISPORT( CLK,EN,RST,opcode: IN STD_LOGIC ;CQ: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ;COUT: OUT STD_LOGIC) ;END ENTITY CNT;ARCHITECTURE behav1 OF CNT ISBEGINPROCESS( RST,EN,CLK,opcode )VARIABLE CQI: STD_LOGIC_VECTOR( 15 DOWNTO 0) ;beginIF RST=‟1‟ THEN CQI:=( OTHERS=>‟0‟) ;ELSIF EN=‟1‟ THENIF CLK‟EVENT AND CLK=‟1‟ THENCASE opcode ISWHEN …0‟ =>CQI:=CQI+1;WHEN …1‟ =>CQI:=CQI-1;WHEN OTHERS =>NULL;END CASE;END IF;END IF;CASE opcode ISWHEN …0‟ => IF CQI=65535 THEN COUT<=‟1‟;ELSE COUT<=‟0‟;END IF;WHEN …1‟ => IF CQI=0 THEN COUT<=‟1‟;ELSE COUT<=‟0‟;END IF;WHEN OTHERS =>NULL;END CASE;CQ<=CQI;END PROCESS;END behav1;3-83-93-103-113-123-133-14程序1：SIGNAL A,EN : STD_LOGIC ;PROCESS ( A, EN )VARIABLE B : STD_LOGIC ;BEGINIF EN = …1‟THEN B := A ;END IF ;END PROCESS ;程序2：ARCHITECTURE one OF sample ISBEGINPROCESS ( )VARIABLE a,b,c : integer range…;BEGINc := a+b ;END PROCESS;END ARCHITECTURE one ;程序3：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY mux21 ISPORT ( a,b : IN STD_LOGIC ;sel : IN STD_LOGIC ;c : OUT STD_LOGIC ) ;END ENTITY mux21 ;ARCHITECTURE one OF mux21 ISBEGINPROCESS ( )BEGINIF sel = …0‟THEN c<=a ;ELSE c<=b ;END IF ;END PROCESS;END ARCHITECTURE one ;第4章Quartus II使用方法习题4-1第5章VHDL状态机习题5-1 例5-4（两个进程）：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MOORE1 ISPORT ( DATAIN : IN STD_LOGIC_VECTOR ( 1 DOWNTO 0 ) ;CLK,RST : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) ) ;END ENTITY MOORE1 ;ARCHITECTURE behav OF MOORE1 ISTYPE ST_TYPE IS ( ST0,ST1,ST2,ST3,ST4 ) ;SIGNAL C_ST ,N_ST : ST_TYPE ;BEGINREG : PROCESS ( RST ,CLK )BEGINIF RST=‟1‟THEN C_ST<=ST0; Q<=”0000”;ELSIF CLK ‟EVENT AND CLK=‟1‟THENC_ST<=N_ST ;END IF ;END PROCESS ;COM : PROCESS (C_ST , DATAIN)BEGINCASE C_ST ISWHEN ST0 =>IF DATAIN = “10”THEN N_ST <= ST1 ;ELSE N_ST <= ST0 ;END IF ;Q <=”1001” ;WHEN ST1 =>IF DATAIN = “11”THEN N_ST <= ST2 ;ELSE N_ST <= ST1 ;END IF ;Q <=” 0101” ;WHEN ST2 =>IF DATAIN = “01”THEN N_ST <= ST3 ;ELSE N_ST <= ST0 ;END IF ;Q <=” 1100” ;WHEN ST3 =>IF DATAIN = “00”THEN N_ST <= ST4 ;ELSE N_ST <= ST2 ;END IF ;Q <=” 0010” ;WHEN ST4 =>IF DATAIN = “11”THEN N_ST <= ST0 ;ELSE N_ST <= ST3 ;END IF ;Q <=” 1001” ;WHEN OTHERS => N_ST <= ST0 ;END CASE ;END PROCESS ;END ARCHITECTURE behav ;5-2 例5-5（单进程）：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY MEALY1 ISPORT ( CLK, DATAIN ,RESET : IN STD_LOGIC ;Q : OUT STD_LOGIC_VECTOR ( 4 DOWNTO 0 ) ) ;END ENTITY MEALY1 ;ARCHITECTURE behav OF MEALY1 ISTYPE states IS ( st0,st1,st2,st3,st4 ) ;SIGNAL STX : states ;BEGINPROCESS ( CLK, RESET )BEGINIF RESET = …1‟THEN STX<= st0 ;ELSIF CLK‟ EVENT AND CLK = …1‟THENCASE STX ISWHEN st0 =>IF DATAIN = …1‟THEN STX<= st1; Q<=”10000” ;ELSE Q<=”01010” ;END IF ;WHEN st1 =>IF DATAIN = …0‟THEN STX<= st2; Q<=”10111” ;ELSE Q<=” 10100” ;END IF ;WHEN st2 =>IF DATAIN = …1‟THEN STX<= st3; Q<=”10101” ;ELSE Q<=” 10011” ;END IF ;WHEN st3 =>IF DATAIN = …0‟THEN STX<= st4; Q<=”11011” ;ELSE Q<=” 01001” ;END IF ;WHEN st4 =>IF DATAIN = …1‟THEN STX<= st0; Q<=”11101” ;ELSE Q<=” 01101” ;END IF ;WHEN OTHERS => STX<=st0; Q<=”00000” ;END CASE ;END PROCESS ;END ARCHITECTURE behav ;5-3 序列检测器：要求1：要求2：要求3：5-45-5第6章16位CISC CPU设计习题6-16-26-36-46-56-66-76-8第7章VHDL语句习题7-17-27-37-4 因为每条并行赋值语句在结构体中是同时执行的，所以每条并行赋值语句都相当于一条缩写的进程语句，这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中。
EDA技术与VHDL程序开发基础教程课后答案(完整版)
1.8.1填空1.EDA的英文全称是Electronic Design Automation2.EDA技术经历了计算机辅助设计CAD阶段、计算机辅助工程设计CAE阶段、现代电子系统设计自动化EDA阶段三个发展阶段3. EDA技术的应用可概括为PCB设计、ASIC设计、CPLD/FPGA设计三个方向4.目前比较流行的主流厂家的EDA软件有Quartus II、ISE、ModelSim、ispLEVER5.常用的设计输入方式有原理图输入、文本输入、状态机输入6.常用的硬件描述语言有VHDL、Verilog7.逻辑综合后生成的网表文件为EDIF8.布局布线主要完成将综合器生成的网表文件转换成所需的下载文件9.时序仿真较功能仿真多考虑了器件的物理模型参数10.常用的第三方EDA工具软件有Synplify/Synplify Pro、Leonardo Spectrum1.8.2选择1.EDA技术发展历程的正确描述为（A）A CAD->CAE->EDAB EDA->CAD->CAEC EDA->CAE->CADD CAE->CAD->EDA2.Altera的第四代EDA集成开发环境为（C）A ModelsimB MUX+Plus IIC Quartus IID ISE3.下列EDA工具中，支持状态图输入方式的是（B）A Quartus IIB ISEC ispDesignEXPERTD Syplify Pro4.下列几种仿真中考虑了物理模型参数的仿真是（A）A 时序仿真B 功能仿真C 行为仿真D 逻辑仿真5.下列描述EDA工程设计流程正确的是（C）A输入->综合->布线->下载->仿真B布线->仿真->下载->输入->综合C输入->综合->布线->仿真->下载D输入->仿真->综合->布线->下载6.下列编程语言中不属于硬件描述语言的是（D）A VHDLB VerilogC ABELD PHP1.8.3问答1.结合本章学习的知识，简述什么是EDA技术？谈谈自己对EDA技术的认识？答：EDA（Electronic Design Automation）工程是现代电子信息工程领域中一门发展迅速的新技术。
VHDL5套试卷标准答案
填空题：1、一般将一个完整的VHDL程序称为设计实体2、VHDL设计实体的基本结构由（库）、（程序包）、（实体）、（结构体）和（配置）组成。
3、（实体）和（结构体）是设计实体的基本组成部分，它们可以构成最基本的VHDL 程序。
4、根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要（事先声明）。
5、在VHDL中最常用的库是（IEEE）标准库，最常用的数据包是（STD_LOGIC_1164）数据包。
6、VHDL的实体由（实体声明）部分和（结构体）组成。
7、VHDL的实体声明部分指定了设计单元的（输入出端口）或（引脚），它是设计实体对外的一个通信界面，是外界可以看到的部分。
8、VHDL的结构体用来描述实体的（逻辑结构）和（逻辑功能），它由VHDL 语句构成，是外界看不到的部分。
9、在VHDL的端口声明语句中，端口方向包括（输入）、（输出）、（双向）和（缓冲）。
10、VHDL的标识符名必须以（字母开头），后跟若干字母、数字或单个下划线构成，但最后不能为（下划线）11、VHDL的数据对象包括（常量）、（变量）和（信号），它们是用来存放各种类型数据的容器。
12、为信号赋初值的符号是（：=）；程序中，为变量赋值的符号是（：=），为信号赋值的符号是（<=）13、VHDL的数据类型包括（标量类型）、（复合类型）、（存储类型）和（文件类型）。
14、在VHDL中，标准逻辑位数据有（九）种逻辑值。
15、VHDL的操作符包括（逻辑）、（算术）、（关系）和（并置）四类。
选择题：1、IEEE于1987年公布了VHDL的（A）语法标准。
A、IEEE STD 1076-1987;B、RS232;C、IEEE STD_LOGIC_1164;D、IEEE STD 1076-1993;2、IEEE于1987年公布了VHDL的（D）语法标准。
A、IEEE STD 1076-1987;B、RS232;C、IEEE STD_LOGIC_1164;D、IEEE STD 1076-1993;3、VHDL的设计实体可以被高层次的系统（D ），成为系统的一部分。
EDA卷参考答案
试题2009年~ 2010年第二学期课程名称：EDA技术及应用专业年级：考生学号：考生姓名：试卷类型：A卷■ B卷□ 考试方式: 开卷□ 闭卷■………………………………………………………………………………………………………仅供参考，电信0901、0902班版权所有一、填空（20×1分＝20分）1 SOPC 英文：System on a Programmable Chip和中文：片上可编程系统。
2 VHDL英文：Very-High-Speed Integrated Circuit Hardware Description Language 和中文：高速硬件描述语言。
3 FPGA英文：Field－Programmable Gate Array 和中文：现场可编程门阵列。
4 A为实数类型的变量，A:=16#0E.04#E+2; --A的值为3588.00。
5 元件例化的作用为当前的设计实体引入一个新的低一级的设计层次由元件定义语句和元件例化语句两部分组成6 VHDL源程序的文件名应与实体名相同，文件类型是（后缀名）.VHD，否则无法通过编译。
7 VHDL的数据对象包括变量、信号和常数，它们是用来存放各种类型数据的容器。
8 VHDL允许定义两种不同类型的数组，即限定性数组和非限定性数组。
9 标准逻辑位有九种定义值‘X’表示强未知；‘1’表示强1；‘U’表示未初始化；‘W’表示弱未知；‘Z’表示高阻态。
10 一般硬件描述语言可以在三个层次上进行电路描述其层次由高到低依次可分为行为级，RTL级和门电路级。
二、选择题（10×2分=20分）1 结构体中的语句是B，进程中的语句是。
A 顺序的，并行的；B并行的，顺序的；C 顺序的，顺序的；D 并行的，并行的。
2 进程中的信号赋值语句，其信号更新是_C___。
A 按顺序完成；B 比变量更快完成；C 在进程的最后完成；D 都不对。
2022年EDA与vhdl语言最终试卷A电子信息
A 考试科目EDA技术与VHDL言语考试类型考试考试方法□闭卷□半开卷□开卷学年学期2022 －2022学年第二学期适用专业年级电子信息工程06级教研室主任一、选择题〔在每个小题四个备选答案中选出一个正确答案，填在下面的表格中中〕〔本1A．信号用于作为进程中局部数据存储单元B．变量的赋值是马上完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样2．ENTITY counter ISPORT( Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));END ___B___________;A. counter23B. counterC. workD. entity3．ENTITY counter ISPORT( Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));…………….ARCHITECTURE a OF __B______ ISA. counter23B. counterC. workD. STD_LOGIC4．VHDL言语是一种结构化设计言语；一个设计实体〔电路模块〕包含实体与结构体两局部，结构体描述___________。
DA.器件外部特性；B.器件的综合同束；C.器件外部特性与内部功能；D.器件的内部功能。
5．以下4个VHDL标识符中正确的选项是：_______BA．10128B．16EE1C．74HC124D．X_166．在VHDL言语中，以下对时钟边沿检测描述中，错误的选项是：___D______A. if clk'event and clk = '1' thenB. if clk'stable and not clk = '1' thenC. if rising_edge(clk) thenD. if not clk'stable and clk = '1' then7．不完整的IF语句，其综合结果可完成：____D_____A. 三态操纵电路B. 条件相或的逻辑电路C. 双向操纵电路D. 时序逻辑电路8．以下关于并行和顺序语句的说法中，错误的选项是____C_____A. 顺序语句的书写过程与执行过程根本一致。
(完整word版)EDA技术与VHDL考试试题
杭州电子科技大学 2005 年 EDA 技术与 VHDL 考试试题1． 大规模可编程器件主要有 FPGA 、CPLD 两类，下列对 CPLD 结构与工作原理的 描述中，正确的是 ________ 。
A. CPLD 是基于 查找表结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C. 早期的 CPLD 是从 GAL 的结构扩展而来；D. 在 Xilinx 公司生产的器件中， XC9500 系列属 CPLD 结构；2． 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化 成另一种表示的过程；在下面对综合的描述中， ______________ 是正确的。
A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射 的网表文件；B. 综合是纯软件的转换过程，与器件硬件结构无关；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
D.综合可理解为， 将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的； 3. IP 核在EDA 技术和开发中具有十分重要的地位，IP 分软IP 、固IP 、硬IP ;下列所描述的 IP 核中，对于硬 IP 的正确描述为 ____________ 。
A. 提供用 VHDL 等硬件描述语言描述的功能块， 但不涉及实现该功能块的具体电路;B. 提供设计的最总产品 --- 模型库;C. 以网表文件的形式提交用户，完成了综合的功能块;D. 都不是。
4.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入 宀 ______________ 宀综合T 适配T ___________ 严 编程下载T 硬件测试。
① 功能仿真 ②时序仿真③逻辑综合 ④配置⑤引脚锁定A . ③ ①B. ⑤ ②C. ④ ⑤D. ①② 5. 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的 ______ 。
EDA技术(VHDL)试卷及答案
班级 学号 姓名密 封 线 内 不 得 答 题一、单项选择题(30分)1．以下描述错误的是 CA ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境B ．Altera 是世界上最大的可编程逻辑器件供应商之一C ．MAX+plusII 是Altera 前一代FPGA/CPLD 集成开发环境QuartusII 的更新换代新产品D ．QuartusII 完全支持VHDL 、Verilog 的设计流程2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 BA ．ModelSimB ．Leonardo SpectrumC ．Active HDLD ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 CA ．ispLSI 系列器件B ．MAX 系列器件C ．XC9500系列器件D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 BA ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线B ．信号的定义范围是结构体、进程 //在整个结构体的任何地方都能使用C ．除了没有方向说明以外，信号与实体的端口概念是一致的D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 BA ．Moore 型状态机其输出是当前状态和所有输入的函数//Mealy 型状态机其输出信号是当前状态和当前输入的函数B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期C ．Mealy 型状态机其输出是当前状态的函数D ．以上都不对6．下列标识符中， B 是不合法的标识符。
A ．PP0B ．ENDC ．Not_AckD ．sig7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。
A//．FPGA 即是现场可编程逻辑器件的英文简称CPLD 复杂可编程逻辑器件 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPLD 是从GAL 的结构扩展而来D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的.A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程B ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件C ．为实现系统的速度、面积、性能的要求,需要对综合加以约束，称为综合约束D ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的(即综合结果是唯一的)9．嵌套使用IF 语句,其综合结果可实现 A .A ．带优先级且条件相与的逻辑电路B ．条件相或的逻辑电路C ．三态控制电路D ．双向控制电路 10．在VHDL 语言中，下列对时钟边沿检测描述中,错误的是 D 。
《EDA技术》试题及答案
一、简答题：（30分，每小题5分）1.CPLD和FPGA有什么差异？在实际应用中各有什么特点？答：差异：（1）CPLD：复杂可编程逻辑器件，FPGA：现场可变成门阵列；（2）CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构;（3）CPLD：5500 ~ 50000门，FPGA：1K ~ 10M 门。
实际应用中各自的特点：CPLD适用于逻辑密集型中小规模电路，编程数据不丢失，延迟固定，时序稳定；FPGA 适用于数据密集型大规模电路，需用专用的ROM 进行数据配置，布线灵活，但时序特性不稳定2.简述VHDL语言中端口模式IN，OUT，BUFFER和INOUT 各自的特点及OUT，BUFFER与INOUT的主要区别？答：端口模式中各自的含义与特点为：IN：输入，只读；OUT：输出，只写；BUFFER：带反馈的输出，可读可写；INOUT：双向，可读可写。
OUT，BUFFER，INOUT各自的区别：OUT模式下的信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，是同一个信号；INOUT模式下的信号，双向传输，同样既做对象又可作源，但对象和源不是同一个信号。
3.VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用场所。
3种数据对象为：常量、信号、变量。
各自的功能特点和使用场所：常量：代表电路中一个确定的数，如电源、地等。
全局量，信号变量使用的地方都可用信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。
全局量，使用场所：architecture、package、entitiy。
变量：代表电路中暂存某些值的载体。
变量赋值不存在延迟。
局部量，使用场所：process、function、procedure。
4.数字频率计功能是测量被测信号的频率，测量频率的基本原理是什么？实现的主要逻辑模块有那些？答：频率计测量频率的基本原理是：1秒时间内代测信号的脉冲个数。
275713101 EDA及VHDL设计答案及评分参考
275713101 EDA及VHDL设计复习题参考参考答案一．单项选择题（每小题 1 分，共 20 分）1.A2.D3.C4.B5.D6.A7.A8.B9.D 10.A 11.A 12.C 13.C 14.B 15.B 16.A 17.D 18.D 19.B 20.A 21.A 22.B 23.C 24.C 25.B 26.B 27.A 28.C 29.B 30.B 31.D 32.B 33.A 34.C 35.A 36.B 37.A 38.A 39.B 40.B 41.B 42.C 43.C 44.B 45.C 46.C 47.A 48.B 49.C 50.A 51.B 52.B 53.B 54.D 55.C 56.C 57.A 58.A 59.C 60.B 61.C 62.C 63.C 64.D 65.A 66.D 67.D 68.C 69.B 70.C 71.C 72.D 73.D 74.B 75.B 76.D 77.C 78.D 79.C 80.A 81.D 82.C 83.D 84.D 85.A 86.A 87.D 88.B 89.B 90.B 91.A 92.C 93.A 94.D 95.B 96.B 97.C 98.A 99.B 100.B 101.D 102.B 103.D 104.C 105.A 106.B 107.C 108.A 109.B 110.C 111.C 112.C 113.A 114.B 115.B 116.A 117.B 118.B 119.D 120.B 121.C 122.A 123.D 124.C 125.B 126.C 127.C 128.D 129.C 130.A 131.A 132.B 133.B 134.D 135.A 136.C 137.A 138.C 139.D 140.B 141.D 142.D 143.D 144.A 145.D 146.D 147.C 148.C 149.A 150.A 151.C 152.A 153.C 154.B 155.D 156.C 157.B 158.B 159.A 160.B 二．判断题（每小题 1 分, 共 10 分）1.√2.×3.√4.×5.×6.√7.×8.×9.√ 10.×11.√ 12.× 13.√ 14.× 15.× 16.√ 17.× 18.√ 19.√ 20.×21.√ 22.× 23.√ 24.× 25.× 26.√ 27.× 28.× 29.√ 30.×31.√ 32.× 33.√ 34.× 35.× 36.√ 37.× 38.× 39.√ 40.×41.√ 42.× 43.√ 44.× 45.√ 46.√ 47.× 48.× 49.√ 50.×51.√ 52.× 53.√ 54.× 55.× 56.√ 57.× 58.× 59.√ 60.×61.√ 62.× 63.√ 64.× 65.× 66.√ 67.× 68.× 69.√ 70.×71.√ 72.× 73.√ 74.× 75.× 76.√ 77.× 78.× 79.√ 80.×三．填空（每小题1 分, 共 10 分）1．曲线方式 2．菜单 3．无源滤波器 4．受控开关5．线性扫描 6．瞬态分析 7．解调 8．层次性9．频率调制 10．波特图仪 11．正弦 12．开路13．分析窗口 14．无源器件 15．最坏情况分析 16．fs≥2f H17．低输出阻抗 18．箭头键 19．零 20．差分编、译码器21.无源器件 22.压控振荡器 23.起始时间 24.开路25.最大变化率 26.采样间隔 27.分析窗口 28.信宿29.温度扫描 30.B=f H−f L 31.噪声分析 32.正弦波33.白噪声 34.高电压增益 35.阻值 36.大小37.解调 38.蒙特卡罗分析 39.可调节 40.功率谱41.电压控制电压源 42.数字电路 43.模/数转换单元 44.特性阻抗45.极性 46.正电源 47.数学表达式 48.电容49.阻值 50.大小 51.结束行 52. PNP型53.谐振特性 54.汉明码 55.无穷大 56.方波57.模拟电路 58.直流电阻 59.运算放大器 60. N沟道61.直流 62. PMOS 63.二进制差分编/译码 64.正弦/周期性信号源库65.上拉电阻 66.可调节 67.基频 68. NPN型69.直流电阻 70.抽样定理 71.SystemView 72.P沟道73.理想状态 74.内部调制失真 75.高输入阻抗 76.直流工作点77.极-零点 78.抽样定理 79.系统窗口80.差分编、译码器四．简答题（每小题 5 分, 共 20 分）1. (1)验证电路方案设计的正确性 (1分)(2)电路特性的优化设计 (2分)(3)实现电路特性的模拟测试 (2分)2. 标题行、注释行、元件行、命令行、结束行（每个1分）3．利用反向击穿电流在较大范围内变化，而反向击穿电压基本不变的特性来实现稳压功能。
EDA技术与VHDL基础课后习题答案
《EDA技术与VHDL基础》课后习题答案第一章EDA技术概述一、填空题一、电子设计自动化二、超级高速集成芯片硬件描述语言3、CAD、CAE、EDA4、原理图输入、状态图输入、文本输入五、VHDL、Verilog HDL六、硬件特性二、选择题一、A二、C3、A4、D五、C六、D7、A第二章可编程逻辑器件基础一、填空题一、PLD二、Altera公司、Xilinx公司、Lattice公司3、基于反熔丝编程的FPGA4、配置芯片二、选择题一、D二、C3、C4、D第三章VHDL程序初步——程序结构一、填空题一、结构、行为、功能、接口二、库和程序包、实体、结构体、配置3、实体名、类型表、端口表、实体说明部份4、结构体说明语句、功能语句五、端口的大小、实体中子元件的数量、实体的按时特性六、设计库7、元件、函数八、进程PROCESS、进程PROCEDURE九、顺序语句、并行语句二、选择题一、D二、C3、C4、B五、D六、B7、A八、C三、简答题二、LIBRARY IEEE;USE nand_3in ISPORT(a,b,c:IN STD_LOGIC;y:OUT STD_LOGIC); END;ARCHITECTURE bhv OF nand_3in IS BEGINy<=NOT(a AND b AND c);END bhv;五、0000六、（247）第四章VHDL基础一、填空题一、顺序语句、并行语句二、跳出本次循环3、等待、信号发生转变时4、函数、进程五、值类属性、函数类属性、信号类属性、数据类型类属性、数据范围类属性六、程序调试、时序仿真7、子程序、子程序二、选择题一、B二、A3、A4、C五、B六、C7、D三、判定题一、√二、√3、√4、√五、×六、×四、简答题九、修更正确如下所示：LIBRARY IEEE;USE count ISPORT(clk:IN BIT;q:OUT BIT_VECTOR(7 DOWNTO 0));END count;ARCHITECTURE a OF count ISBEGINPROCESS(clk)IF clk'EVENT AND clk='1' THENq<=q+1;END PROCESS;END a;10、修更正确如下所示：…SIGNAL invalue:IN INTEGER RANGE 0 TO 15; SIGNAL outvalue:OUT STD_LOGIC;…CASE invalue ISWHEN 0=>outvalue<='1';WHEN 1=>outvalue<='0';WHEN OTHERS=>NULL;END CASE;…1一、修更正确如下所示：ARCHITECTURE bhv OF com1 ISBEGINSIGNAL a,b,c:STD_LOGIC;pro1:PROCESS（clk）BEGINIF NOT (clk'EVENT AND clk='1') THENx<=a XOR b OR c;END IF;END PROCESS;END;1二、(1) PROCESS(…) --此题中两条IF语句均为信号c进行可能赋值，VHDL语言不许诺IF a=b THENc<=d;END IF;IF a=4 THENc<=d+1;END IF;END PROCESS;(2)ARCHITECTURE behave OF mux IS --同时为q进行多次可能赋值，VHDL语言不许诺BEGINq<=i0 WHEN a='0' AND b='0' ELSE '0'; --WHEN ELSE语句语法错误q<=i1 WHEN a='0' AND b='1' ELSE '0';q<=i2 WHEN a='1' AND b='0' ELSE '0';q<=i3 WHEN a='1' AND b='1' ELSE '0';END behave;13、next1<=1101 WHEN (a='0' AND b='0') ELSEd WHEN a='0' ELSEc WHEN b='1' ELSE1011;1五、（1）、STD_LOGIC_UNSIGNED（2）、GENERIC（3）、IN（4）、width-1（7）（5）、counter_n（6）、“00000000”（7）、clk’EVENT AND clk=’1’（8）、ELSIF（9）、END IF（10）、q<= count1六、修更正确如下所示：LIBRARY IEEE;USE CNT10 ISPORT ( clk: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS (clk)BEGINIF RISING_EDGE(clk) begin –begin修改成THENIF q1 < 9 THEN --q1为STD_LOGIC数据类型，而9为整型不可直接比较q1 <= q1 + 1; -- q1为STD_LOGIC数据类型，而1为整型不可直接相加ELSEq1 <= (OTHERS => '0');END IF;END IF;END PROCESS;q <= q1;END bhv;17、利用IF语句实现LIBRARY IEEE;USE mux21 ISPORT(ain,bin,sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0);cout:OUT STD_LOGIC_VECTOR(1 DOWNTO 0));END;ARCHITECTURE bhv OF mux21 ISSIGNAL cout_tmp:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(ain,bin,sel)BEGINIF (sel="00") THEN cout_tmp<=ain OR bin;ELSIF (sel="01") THEN cout_tmp<=ain XOR bin;ELSIF (sel="10") THEN cout_tmp<=ain AND bin;ELSE cout_tmp<=ain NOR bin;END IF;END PROCESS;cout<=cout_tmp;END bhv;第五章QuartusⅡ集成开发软件初步一、填空题1、实体名二、FPGA、CPLD3、.vhd4、输入、综合、适配、仿真、下载五、RTL Viewer、Technology Map Viewer六、功能、参数含义、利用方式、硬件描述语言、模块参数设置7、mif、hex八、根目录二、选择题一、C二、D第七章有限状态机设计一、设计题1、LIBRARY IEEE;USE ztj ISPORT(clk,reset:IN STD_LOGIC;in_a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);out_a:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用列举类型概念状态，简单直观SIGNAL current_state,next_state:state; --概念存储现态和次态的信号BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,in_a) --次态产生进程BEGINCASE current_state ISWHEN s0=>IF in_a/=”00” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=>IF in_a=/'”01” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=>IF in_a=”11” THEN next_state<=s0ELSE next_state<=s3;END IF;WHEN s3=>IF in_a/='11' THEN next_state<=s0;ELSE next_state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;p3:PROCESS(current_state)BEGINCASE current_state ISWHEN s0=>out_a<='”0101”;WHEN s1=>out_a<=”1000”;WHEN s2=>out_a<=”1100”;WHEN s3=>out_a<=”1101”;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;二、LIBRARY IEEE;USE ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(2 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用列举类型概念状态，简单直观SIGNAL current_state,next_state:state;BEGINp1:PROCESS(clk) --状态更新进程BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN current_state<=s0;ELSE current_state<=next_state;END IF;END IF;END PROCESS;p2:PROCESS(current_state,ina)BEGINCASE current_state ISWHEN s0=> IF ina =”101” THEN outa<=”0010”;ELSIF ina=”111” THEN outa <=”1100”;END IF;IF ina =”000” THEN next_state<=s1;ELSE next_state<=s0;END IF;WHEN s1=> outa<=”1001”;IF ina =”110” THEN next_state<=s2;ELSE next_state<=s1;END IF;WHEN s2=> outa<=”1111”;IF ina =”011” THEN next_state<=s1;ELSIF ina =”100” THEN next_state<=s2;ELSE next_state<=s3;END IF;WHEN s3=> IF ina =”101” THEN outa<=”1101”;ELSIF ina=”011” THEN outa <=”1100”;END IF;IF ina =”010” THEN next_state<=s0;ELSE next_state<=s1;END IF;WHEN OTHERS=>NULL;END CASE;END PROCESS;END;3、LIBRARY IEEE;USE ztj ISPORT(clk,reset:IN STD_LOGIC;ina:IN STD_LOGIC_VECTOR(1 DOWNTO 0);outa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END;ARCHITECTURE bhv OF ztj ISTYPE state IS(s0,s1,s2,s3); --用列举类型概念状态，简单直观SIGNAL state:istate;BEGINp1:PROCESS(clk)BEGINIF clk'EVENT AND clk='1' THENIF reset='1' THEN state<=s0;result<='0';ELSECASE state ISWHEN s0=>outa<=”0000”;IF ina=”00” THEN state<=s1;ELSE state<=s0;END IF;WHEN s1=> outa <=”0001”;IF ina=”01” THEN state<=s2;ELSE state<=s1;END IF;WHEN s2=> outa <=”1100”;IF ina=”11” THEN state<=s3;ELSE state<=s0;END IF;WHEN s3=> outa <=”1111”;IF ina=”00” THEN state<=s0;ELSE state<=s3;END IF;WHEN OTHERS=>NULL;END CASE;END IF;END IF;END PROCESS;END;第九章VHDL大体逻辑电路设计一、填空题1、输入信号、所处状态二、组合逻辑、时序逻辑3、触发器、14、D触发器、RS触发器、JK触发器、T触发器二、选择题一、A二、C。
【免费下载】EDA技术—VHDL版期末试卷(含答案)
班级
学号
C．除了没有方向说明以外，信号与实体的端口概念是一致的
D．在进程中不能将变量列入敏感信号列表中
姓名 5．以下关于状态机的描述中正确的是 B
密封 线内 不得 答题
A．Moore 型状态机其输出是当前状态和所有输入的函数 //Mealy 型状态机其输出信号是当前状态和当前输入的函数
B．与 Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C．Mealy 型状态机其输出是当前状态的函数
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对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术关，系电，力根通保据过护生管高产线中工敷资艺设料高技试中术卷资，配料不置试仅技卷可术要以是求解指，决机对吊组电顶在气层进设配行备置继进不电行规保空范护载高与中带资负料荷试下卷高问总中题体资，配料而置试且时卷可，调保需控障要试各在验类最；管大对路限设习度备题内进到来行位确调。保整在机使管组其路高在敷中正设资常过料工程试况中卷下，安与要全过加，度强并工看且作护尽下关可都于能可管地以路缩正高小常中故工资障作料高；试中对卷资于连料继接试电管卷保口破护处坏进理范行高围整中，核资或对料者定试对值卷某，弯些审扁异核度常与固高校定中对盒资图位料纸置试，.卷编保工写护况复层进杂防行设腐自备跨动与接处装地理置线，高弯尤中曲其资半要料径避试标免卷高错调等误试，高方要中案求资，技料编术试写交5、卷重底电保要。气护设管设装备线备置高敷4、调动中设电试作资技气高，料术课中并试3中、件资且卷包管中料拒试含路调试绝验线敷试卷动方槽设技作案、技术，以管术来及架避系等免统多不启项必动方要方式高案，中；为资对解料整决试套高卷启中突动语然过文停程电机中气。高课因中件此资中，料管电试壁力卷薄高电、中气接资设口料备不试进严卷行等保调问护试题装工，置作合调并理试且利技进用术行管，过线要关敷求运设电行技力高术保中。护资线装料缆置试敷做卷设到技原准术则确指：灵导在活。分。对线对于盒于调处差试，动过当保程不护中同装高电置中压高资回中料路资试交料卷叉试技时卷术，调问应试题采技，用术作金是为属指调隔发试板电人进机员行一，隔变需开压要处器在理组事；在前同发掌一生握线内图槽部纸内故资，障料强时、电，设回需备路要制须进造同行厂时外家切部出断电具习源高题高中电中资源资料，料试线试卷缆卷试敷切验设除报完从告毕而与，采相要用关进高技行中术检资资查料料和试，检卷并测主且处要了理保解。护现装场置设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。
《EDA技术与VHDL》 选择题
一、VHDL基本结构1. 一个项目的输入输出端口是定义在A. 实体中B. 结构体中C. 任何位置D. 进程中2. 描述项目逻辑功能的是A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A. 结构体B. 进程C. 实体D. 配置4.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：A.IEEE库B.VITAL库C.STD库D.WORK工作库5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是A．器件外部特性；B．器件的内部功能；C．器件的综合约束；D．器件外部特性与内部功能。
6. 在VHDL中，库可以包含一个或多个A. 程序包B. 结构体C. 输入D. 输出7. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为A．设计输入 B. 设计输出 C. 设计实体 D. 设计结构8. Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：A. Q：IN BIT；B. Q：OUT BIT；C. Q：INOUT BIT；D. Q：BUFFER BIT；9.VHDL语言程序结构的特点是把一个设计实体分成A.外部和内部B.实体和实体说明C.结构体和结构体说明D.图形部分和文本部分10. VHDL设计文件的实体说明部分描述的是A.电路系统的内部结构B.电路系统的逻辑功能C.电路系统的主要参数D.电路系统的外部端口11.VHDL语言程序结构中必不可少的部分是：A.库B.程序包C.配置D.实体和结构体12. 下列选项中，哪些项在VHDL程序设计文件中属于可选部分A.库和实体B.实体和结构体C.结构体和配置D. 库、程序包和配置13. 关于VHDL中实体说明的格式，以下叙述不正确的是A.实体说明以“ENTITY 实体名 IS”开头，以“END 实体名”结束B.实体说明中包含类属表和端口说明两部分C.端口说明中只需要规定端口的模式即可D.实体名一定要与设计文件同名14. 在VHDL的实体说明中，端口名表的作用是A.列出所有输入端口的名称B.列出所有输出端口的名称C.说明实体输入、输出端口的信号类型及端口模式D.只定义输入、输出端口的数目15. 在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在中。
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《VHDL语言与EDA技术》课程试卷（1）答案
一、分析下列代码。
1、试分析，该代码描述的是什么功能电路？
答：模8计数器
2、
试分析，该代码描述的是什么功能电路？
答：四位二进制码输入，LED七段码显示电路
若不写第24行代码，是否可以？说明理由。
答：不可以，否则输入0000-1001以外的数据时就无法继续执行代码。
3、试分析，在该代码中，第8行“f<=temp1 XOR temp2;”写在第九行“temp1<=a AND b; ”和第十行“temp2<=c OR d;”前面，这种书写顺序对功能的实现有没有影响？
答：没有
该代码中有一个错误，在第4行，此行语句应改为END exam;
4、
试分析，该代码描述的是什么功能电路？
答：通用译码器
第4句中的端口ena 是使能信号输入端，在此代码描述的电路中，ena为0还是为1时电路能有效完成期望功能？
答：1
此代码描述中，第11句和第12句中，x'high 代表的值是多少？
答：7
二、填空，补全下列代码。
1、output: OUT std_logic_vector( 7 downto 0) );
(OTHERS=>' Z');
2、
q:OUT STD_LOGIC_VECTOR (1 DOWNTO 0));
SIGNAL q_tmp: STD_LOGIC_VECTOR(1 DOWNTO 0);
process( clk)
IF(clk'event and clk=' 1 ')then
q_tmp <= ( others =>'0');
end if;
end process ;
end rtl;
三、设计程序，完成下列功能
1、
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY fulladder IS
PORT (a, b, cin: IN BIT;
s, cout: OUT BIT);
END fulladder;
ARCHITECTURE rtl OF fulladder IS
BEGIN
s<=a XOR b XOR cin;
cout<=(a AND B) OR (a AND cin) OR (b AND cin);
END rtl;
2、
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY dff1 IS
PORT(d, clk, rst: IN STD_LOGIC;
q: OUT STD_LOGIC);
END dff1;
ARCHITECTURE behavior OF dff1 IS
BEGIN
PROCESS (rst, clk)
BEGIN
IF (rst='1') THEN
q<='0';
ELSIF ( clk'EVENT AND clk='1' ) THEN
q<=d;
END IF;
END PROCESS;
END behavior;
四、简答题
1、
进程（process）内部的语句是一种顺序描述语句，其内部经常包括if,wait,case或loop语句。
特点：
1、进程与进程，或其它并发语句之间的并发性；
2、进程内部的顺序性；
3、要么使用敏感信号列表（sensitivity list），要么使用wait语句，二者不可同时使用。
4、进程必须包含在主代码段中，当敏感信号列表中的某个信号发生变化，或者wait语句的条件满足时，process内部的代码就顺序执行一次；
2、
答：函数有零个或多个输入（模式）参数和一个返回值（return 语句），输入参数只能是常量（默认）或信号，不能被改变，不能是变量。
过程可以具有多个输入/输出/双向模式的参数，可以是信号、变量和常量；对输入模式的参数，默认的为常量（不可改变），对于输出和双向模式的参数，默认的为变量（可变）（无需使用return语句）；
函数调用是作为表达式一部分出现的，过程则可以直接调用；
函数和过程内部的wait和component都是不可综合的；
两者的存放位置相同。
3、
答：1、启动Quartus II。
2、新建一个工程。
3、打开文本编辑器，输入VHDL代码，保存为.vhd文件。
4、编译代码，如有错误进行修改。
5、打开波形编辑器，建立波形文件。
6、添加输入输出信号进波形文件，然后进行适当的设置，保存为.vwf文件。
7、仿真得仿真波形文件结果。
8、观察RTL电路图。