CPLD模块及接口说明

CPLD系统模块及接口说明

F.1 概述

模块结构框图如图F.1-1所示。CPLD采用Altera新一代的MAXII器件EPM570T100C5，配合QuartusII可以很容易实现CPLD的开发，模块具有4位键盘输入、4位开关量输入，8个动态LED显示，1个静态LED显示，8个发光管，1个蜂鸣器，用于完成实验，同时引出了3.3V的IO口，方便模块的扩展。

程序下载方法采用ByteBlaster，本模块下载时，插上跳线帽JP214~JP217；其他模块下载时拔下跳线帽JP214~JP217。

图F.1-1 CPLD系统模块框图

F.2 电路说明

F.2.1 ByteBlasterⅡ下载电路

本模块的ByteblasterII下载电路图如图F.2-1，通过25针计算机并口进行。整个实验箱系统共有3块FPGA/CPLD模块，均通过本模块ByteblasterII 口进行程序下载。

注意：本模块下载程序时，插上JP214~JP217跳线帽。其他模块通过本ByteblasterII口下载程序时，拔下JP214~JP217跳线帽。

图F.2-1 ByteblasterII下载电路图

F.2.2 数码管驱动缓冲电路

MAXII器件为低电压器件采用3.3V供电，一般采用一级缓冲和5V的外设相连接。图F.2-2给出数码管驱动缓冲电路。8位动态数码管的段由U202驱动，位由U203驱动。1位静态数码管由U204驱动。

图F.2-2数据缓冲电路

F.2.3 键盘、开关量输入及发光管显示

本模块设有4位键盘输入（也可由跳线JP206~JP209选择TP201~TP204输出，见表F.3-9），4位开关量输入及8位发光管输出。键盘输入为负脉冲。

图F.2-3键盘、开关量输入及发光管电路

F.3 接口说明

F.3.1 总线接口（JT201）

总线接口JT201定义见表F.3-1。

F.3.2 键盘输入接口（K201~K203）

表F.3-2是键盘K201~K204接口表。

F.3.3开关量输入接口（S205~S207）

表F.3-3是开关量输入S205~S208接口表。

F.3.4 发光管输出（D201~D208）

表F.3-4是发光管输出D201~D208接口表。

F.3.5 静态显示数码管（LED201）

表F.3-5是静态数码管接口表。

F.3.6 动态显示数码管（LED202~LED203）

表F.3-6是动态数码管接口表。

F.3.7 蜂鸣器引脚BEEP201

表F.3-7是蜂鸣器接口表。

F.3.8 跳线说明

F.3.8.1 下载模块选择跳线JP214~JP217

整个实验箱系统共有3块FPGA/CPLD模块，均通过本模块的ByteblasterII口进行程序下载。表F.3-8给出下载模块选择跳线说明。

F.3.8.2 键盘输入/输出选择跳线JP206~JP209

CPLD的27、28、29及30引脚，可作为键盘K201~K204的输入，也可通过TP201~TP204输出。具体通过跳线JP206~JP209进行选择，如表F.3-9。

F.3.8.3 JP210~JP213跳线说明

CPLD的75、74、73、72引脚可作为TP205~TP208输出，也可连接总线中的A0~A3。具体通过跳线JP210~JP213选择，如表F.3-10。

F.3.9 时钟输入

模块内部含有时钟电路，频率为50MHz，由EPM570T100C的第62引脚输入。如表F.3-11。

F.3.10 电源输入方式

本模块电源输入方式有如下两种：

(1) PW202为外部12V电源输入（内正外负），可用于单板使用；

(2) PW201为实验箱12V电源输入。