4位二进制计数器实验
设计一个异步四位二进制计数器实验报告捞金版
/广西大学实验报告纸姓名：曾宪金0802100513 电气工程学院电气自动化类专业085 班2009年12月18日实验内容________________________________ 指_ 导老师宋春宁【实验名称】设计一个异步四位二进制可逆计数器【实验目的】学习用集成触发器构成计数器的方法。
【设计任务】用D 触发器（74LS74 ）设计一个异步四位二进制可逆计数器。
要求使用的集成电路芯片种类不超过3 种。
（提供器件：74LS74、CC4030）【实验用仪器、仪表】数字电路实验箱、万用表、74LS74、CC4030等。
【设计过程】用四个D 触发器串接起来可以构成四位二进制加法计数器（每个D 触发器连接为T'触发器）。
计数器的每级按逢二进一的计数规律，由低位向高位进位，可以对输入的一串脉冲进行计数，并以16 为一个计数值环。
其累计的脉冲数等于2n（n 为计数的位数）。
减法计数器的计数原理与加法计数器的计数原理相反。
1. 根据题意列出状态表，如表1。
令A=0 时，计数器为加法计数器；A=1 时，计数器为减法计数器12. 根据状态表画卡诺图确定各触发器的时钟信号方程：由卡诺图化简可得各触发器的时钟信号方程为：CP3 AQ2n AQ2n A Q2nCP2 AQ1n AQ1n A Q1nCP1 AQ0n AQ0n A Q0nCP0 为输入脉冲信号。
各触发器的输出信号为：各触发器的激励方程为：CP3 Q2n A0101110CP1 Q0n01A001110Q2n 1D2 Q2nQ3、Q2、Q1、Q0Q1n 1D1 Q1n各触发器的状态方程为：Q 3n 1D 3CP 3 Q 3nCP 3 Q 3nCP 3 Q 3nCP 3Q 2n 1D 2CP 2 Q 2nCP 2 Q 2nCP 2 Q 2nCP 2Q 1n 1D 1CP 1 Q 1nCP 1 Q 1nCP 1 Q 1nCP 1Q 0n 1D 0CP 0 Q 0nCP 0 Q 0nCP 0 Q 0nCP 0作状态转换图：Q 3Q 2Q 1Q0000 01 0001 01 0010 10 001111 1110作逻辑电路图：Q3Q Q10 111111 01 1 01010 10 1001 0 10000 0101010111101 1 0 011 011100 0 10110 1 0111运用EWB5.0仿真平台仿真电路：该电路已在EWB5.0平台仿真通过。
74ls161设计27进制计数器实验报告
74ls161设计27进制计数器实验报告
设计一个27进制计数器，能够进行0到26的循环计数。
实验原理：
74ls161是一种4位二进制同步计数器，能够进行二进制的加减计数。
而27进制和二进制之间的转换，可以利用除27取余法实现。
因此，通过在74ls161的CLK输入上接入一个27分频器，将27进制转换为二进制进行计数，再通过输出的值进行转换即可实现27进制计数器。
实验器材：
1. 74ls161计数器芯片
2. 27分频器芯片
3. LED灯
4. 电容
5. 电阻
6. 面包板和连接线
实验步骤：
1. 将74ls161计数器芯片和27分频器芯片插入面包板上。
2. 将CLK输入端和27分频器的输出端连接。
3. 将74ls161的CLR和LD输入端都接入高电平。
4. 将QA~QD四个输出端口依次连接到四个LED灯上。
5. 接入电源，开始实验。
实验结果：
经过实验可以发现，通过连接27分频器，计数器能够顺利地进行0到26的计数，最后回到0重新开始。
LED灯也能够随着计数器的计数进行相应的亮灭操作。
因此，实验成功。
实验结论：
通过以上实验过程可以看出，通过74ls161计数器和27分频器的结合，能够实现简单的27进制计数器。
但是，为了保证计数器的稳定性和可靠性，实验中还需要注意一些电路的参数设置和元件的选择等问题。
四位全加器实验报告
武汉轻工大学数学与计算机学院《计算机组成原理》实验报告题目：4位二进制计数器实验专业：软件工程班级：130X班学号：XXX姓名：XX指导老师：郭峰林2015年11月3日【实验环境】1. Win 72. QuartusII9.1计算机组成原理教学实验系统一台。
【实验目的】1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
【实验要求】本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）【实验原理】计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321 下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
计数器逻辑功能和设计
2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。
（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。
（3）熟悉中规模集成计数器设计任意进制计数器的方法。
（4）初步理解数字电路系统设计方法，以数字钟设计为例。
2．实验仪器设备（1）数字电路实验箱。
（2）数字万用表。
（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。
（2）复习实验所用芯片的结构图、管脚图和功能表。
（3）复习实验所用的相关原理。
（4）按要求设计实验中的各电路。
4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。
（2）利用集成计数器芯片构成任意（N）进制计数器方法。
①反馈归零法。
反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。
把模数大的计数器改成模数小的计数器，关键是清零信号的选择。
异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。
还要注意清零端的有效电平，以确定用与门还是与非门来引导。
②反馈置数法。
反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。
其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。
4位同步二进制加法计数器计数最大值
4位同步二进制加法计数器是一种常见的数字电路，用于实现二进制计数。
它可以将二进制数字表示为电信号，并且在每次输入脉冲时进行递增。
下面将详细介绍4位同步二进制加法计数器及其计数的最大值。
一、4位同步二进制加法计数器的原理1. 4位同步二进制加法计数器由4个触发器组成，每个触发器对应一个二进制位。
当输入一个脉冲时，每个触发器根据前一位的状态以及输入脉冲的信号进行状态转换。
这样就实现了二进制数的递增。
2. 触发器之间通过门电路连接，用于控制触发器状态的变化。
这些门电路可以根据具体的设计选择不同的逻辑门，常见的有AND门、OR 门、NOT门等。
3. 4位同步二进制加法计数器是同步计数器，即所有触发器同时接收输入脉冲，确保计数的同步性。
二、4位同步二进制加法计数器的计数最大值1. 4位二进制数的表示范围是0~15，因此4位同步二进制加法计数器的计数最大值为15。
2. 在计数到15后，再输入一个脉冲，计数器将重新从0开始计数，即实现了循环计数。
三、4位同步二进制加法计数器的应用1. 4位同步二进制加法计数器常用于数字电子钟、信号发生器等数字电路中，用于实现计数和定时功能。
2. 它还可以作为其他数字电路的组成部分，用于构建更复杂的逻辑功能。
3. 在数字系统中，计数器是十分重要的组件，它能够实现数字信号的计数和控制，广泛应用于各种数字系统中。
4位同步二进制加法计数器是一种重要的数字电路，通过它可以实现对二进制数的递增计数。
其计数的最大值为15，应用领域广泛。
希望本文内容能够对读者有所启发。
四、4位同步二进制加法计数器的工作原理4位同步二进制加法计数器是一种晶体管数字集成电路，它利用触发器和逻辑门等基本元件构成，能够实现二进制数字的加法计数。
在4位同步二进制加法计数器中，每个触发器代表一个二进制位，通过输入脉冲的控制，能够实现对二进制数的递增计数。
具体来说，当输入一个脉冲信号时，4位同步二进制加法计数器会根据触发器之间的连线和逻辑门的作用，根据之前的状态和输入脉冲的信号进行状态转换，从而实现二进制数的递增。
实验三四位二进制计数器计数、译码与显示.doc
实验三四位二进制计数器计数、译码与显示一、实验目的1 学习并掌握用VHDL语言、语法规则2 掌握VHDL语言进行二进制计数器的设计3 掌握译码显示电路的设计4 掌握顶层文件的设计5 掌握综合性电路的设计、仿真、下载、调试方法。
二实验仪器设备1 PC机一台2 EDA教学实验系统，1套3 CPLD实验装置，1套三实验内容实验内容：(1) 设计7段译码显示电路程序；（参考实验一）(2) 设计四位二进制计数器，进行计数；(3) 进行顶层电路设计；(4) 对计数值，用7段显示器进行显示；(5) 进行电路功能仿真与下载。
四. 实验操作步骤1 开机，进入MAX+PLUSⅡ CPLD开发系统。
2 在主菜单中选NEW，从输入文件类型选择菜单中选文本编辑文件输入方式，进行文本编辑。
对7段译码显示电路、四位二进制计数器、顶层电路分别进行编辑、保存与仿真。
3 打开Assign主菜单，选择计划使用的CPLD芯片。
4 点击编译按钮，对顶层电路进行编译。
5 点击Floorplan Editor子菜单，为设计的电路分配芯片引脚。
6进行芯片下载与硬件测试。
建议输入信号引脚为：时钟信号：73脚或31脚(8K板) 42脚或44脚（10K板）使能信号、复位信号选，第一组DIP开关或第二组DIP开关或第三组DIP开关，相应引脚参考讲义；LED七段（a,b,c,d,e,f,g）输出分配也必须与实验装置的相关端匹配，具体引脚参考实验讲义。
（见表功，如可选引脚13、14、15、16、18、19、20（8K板）或16、17、18、19、21、22、23（10K板））。
设计参考框图如下：五. 实验程序1、四位二进制计数器译码程序library IEEE;use IEEE.std_logic_1164.all;entity sysegd isport (x: in std_logic_vector(3 downto 0);s : out std_logic_vector (6 downto 0));end entity;architecture bin27seg_arch of sysegd isbeginprocess(x)begincase x(3 downto 0) iswhen "0000" => s <= "1111110"; -- 0when "0001" => s <= "0110000"; -- 1when "0010" => s <= "1101101"; -- 2when "0011" => s <= "1111001"; -- 3when "0100" => s <= "0110011"; -- 4when "0101" => s <= "1011011"; -- 5when "0110" => s <= "1011111"; -- 6when "0111" => s <= "1110000"; -- 7when "1000" => s <= "1111111"; -- 8when "1001" => s <= "1111011"; -- 9when "1010" => s <= "1110111"; -- Awhen "1011" => s <= "0011111"; -- bwhen "1100" => s <= "1001110"; -- cwhen "1101" => s <= "0111101"; -- dwhen "1110" => s <= "1001111"; -- Ewhen "1111" => s <= "1000111"; -- Fwhen others => NULL;end case;end process;end architecture;2、四位二进制计数器计数程序library IEEE;use IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity segd7 isport (clk,en : in std_logic;x : buffer std_logic_vector (3 downto 0)); end entity;architecture one of segd7 isbeginprocess(clk)beginIF (CLK'EVENT AND clk='1') thenif en='1' thenIF (x="1111") THENx<="0000";ELSEx <= x+'1';END IF;end if;end if;end process;end architecture;3、四位二进制计数器顶层文件library ieee;use ieee.std_logic_1164.all;entity segdtop isport(clk,en :in std_logic;s : out std_logic_vector (6 downto 0)); end segdtop;architecture behave of segdtop issignal temp1:std_logic_vector(3 downto 0);component segd7port(clk,en : in std_logic;x : buffer std_logic_vector (3 downto 0)); end component;component sysegdport (x: in std_logic_vector(3 downto 0);s : out std_logic_vector (6 downto 0));end component;beginu0:segd7 port map(clk,en,temp1);u1:sysegd port map(temp1,s);end behave;六. 实验结果图1、四位二进制计数器译码程序图2、四位二进制计数器计数程序图3、四位二进制计数器顶层文件。
74ls192实验报告
74ls192实验报告《74LS192实验报告》实验目的：本实验旨在通过使用74LS192集成电路，设计并实现一个四位二进制同步上升计数器。
通过实验，学生将掌握74LS192集成电路的工作原理和应用方法，以及计数器的设计和实现过程。
实验器材：1. 74LS192集成电路芯片2. 电路连接板3. 电源4. 示波器5. 逻辑分析仪6. 电阻、电容、开关等元器件实验原理：74LS192是一种四位二进制同步上升计数器，能够在上升沿触发时进行计数。
它具有四个并行输入线和两个控制输入线，可以通过这些输入来实现不同的计数模式和功能。
通过适当的连接和控制，可以实现不同的计数器功能，如二进制计数、BCD计数等。
实验步骤：1. 将74LS192芯片插入电路连接板中，并连接上电源和示波器。
2. 根据74LS192的引脚功能和连接方式，设计并连接相应的电路。
3. 调整控制输入线和并行输入线的状态，观察74LS192的计数器功能。
4. 使用逻辑分析仪对74LS192进行进一步的测试和分析。
5. 根据实验结果，编写实验报告并总结实验结果。
实验结果：通过实验，我们成功设计并实现了一个四位二进制同步上升计数器，并通过适当的连接和控制，实现了不同的计数模式和功能。
通过示波器和逻辑分析仪的测试和分析，我们对74LS192的工作原理和性能有了更深入的了解，并掌握了其应用方法和注意事项。
实验总结：本实验通过使用74LS192集成电路，设计并实现了一个四位二进制同步上升计数器，并对其进行了测试和分析。
通过实验，我们对74LS192的工作原理和应用方法有了更深入的了解，为今后的电子技术实验和应用打下了良好的基础。
结语：通过本次实验，我们对74LS192集成电路有了更深入的了解，掌握了其工作原理和应用方法，为今后的电子技术实验和应用提供了宝贵的经验和知识。
希望同学们能够认真学习和掌握相关知识，不断提高自己的实验能力和技术水平。
EDA技术与FPGA应用设计实验报告--4位二进制加法计数器
本科实验报告课程名称：EDA技术与FPGA应用设计实验项目：4位二进制加法计数器实验地点：跨越机房专业班级：学号：学生姓名：指导教师：2012年6 月20 日一、实验目的：1．学习时序电路的VHDL描述方法。
2．掌握时序进程中同步、异步控制信号的设计。
3．熟悉EDA的仿真分析和硬件测试技术。
二、实验原理：设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号ENA为“1”'时，加法计数，COUT为计数进位输出，OUTY为计数输出。
三、实验内容：1．编写4位二进制加法计数器的VHDL程序。
2．在ispDesignEXPERT System上对编码器进行仿真。
3．将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。
四、实验程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALLUSE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY CNT4B ISPORT(CLK:IN STD_LOGIC；RST:IN STG_LOGIC;ENA:IN STD_LOGIC;OUTY:OUT STD_LODGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT4B;ARCHITECTURE BEHAV OF CNT4B ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG: PROCESS(CLK,RST,ENA)BEGINIF RST=’1’THEN CQI<=”0000”;ELSIF CLK’EVENT AND CLK=’1’THENIF ENA= ’1’THEN CQI<=CQI+1;ENG IF;END IF;OUTY <= CQI;END PROCESS P_REG;COUT<= CQI(0) AND CQI(1) AND CQI(2) AND CQI(3); END BEHAV;五、仿真结果：1.时序图：2.功能图：六、心得体会：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。
4位同步二进制加法计数器
4位同步⼆进制加法计数器4位同步⼆进制加法计数器⼀、实验⽬的1、熟悉在EDA平台上进⾏数字电路集成设计的整个流程。
2、掌握Max+PlusⅡ软件环境下简单的图形、VHDL⽂本等输⼊设计⽅法。
3、熟悉VHDL设计实体的基本结构、语⾔要素、设计流程等。
4、掌握利⽤Max+PlusⅡ的波形仿真⼯具验证设计的过程。
5、学习使⽤JTAG接⼝下载逻辑电路到可编程芯⽚，并能调试到芯⽚正常⼯作为⽌。
⼆、实验设备１．软件操作系统：Windows 2000EDA软件：MAX+plus II 10.2２．硬件EDA实验箱：⾰新EDAPRO/240H三、实验原理1.设计分析4位同步⼆进制加法计数器的⼯作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。
在clr复位信号⽆效（即此时⾼电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1.2.VHDL源程序library ieee;use ieee.std_logic_1164.all;entity cnt4e isport(clk,clr:in std_logic;cout:out std_logic;q:buffer integer range 0 to 15);end cnt4e;architecture one of cnt4e isbeginprocess(clk,clr)beginif clk'event and clk='1'thenif clr='1'thenif q=15 then q<=0;cout<='0';elsif q=14 then q<=q+1;cout<='1';else q<=q+1;end if;else q<=0;cout<='0';end if;end if;end process;end one;四、实验步骤1: VHDL⽂本编辑在MAX+PLUS集成环境下，执⾏“file”->“new”命令，弹出编辑⽂件类型的对话框，选择”text editor file”后单击“ok”按钮。
4位二进制加减计数器74191
99
地
74
105
[1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
LS191 最小 最大
-1.5 2.5 2.7
0.4 0.5 0.3 0.1 60 20 -1.2 -0.4 -20 -100 -20 -100 35 35
单位 V V V mA µA mA mA mA
4.75
5 5.25
2
0.7
0.8
-400
4
8
0
20
25
35
20
0
40
单位
V
V V
uA
mA
MHz ns
ns ns ns
三毛电子世界
逻辑图
三毛电子世界
静态特性（TA为工作环境温度范围）
参数
测 试 条 件【1】
‘191 最小 最大
VIK输入嵌位电压
到低电平传输延迟时间
单位
MHz ns ns ns ns ns
ns
ns ns ns ns ns
三毛电子世界
动态特性(TA=25℃)
参
数[2]
测试条件
‘191
‘LS191
最小 最大 最小 最大
fmax
tPLH LOAD → 任一 Q
Vcc =5V,CL=15Pf,RL=400Ω
20
20
( ‘LS191 为 2KΩ)
33
33
tPHL
50
50
tPLH D → Q
22
32
tPHL
tPLH CLOCK → RC
50
1
压时输入电流 其余输入 （LS191 为 7V）
实验报告七
选预置数D3D2D1D0=0000；
写出D5-1的二进制数码：D4=0100；
再根据D4数码写出置数信号表达式： Q2 ； LD
最后根据置数信号表达式画出连线图。
例 用 74LS160的置数法构成七进制加法计数器
741LS60的有效状态是10个状态，在此选后七个状态为循环 计数状态即0011～1001。所以选预置数为：D3D2D1D0=1001 ； 74LS160是同步置数的，选
1） 异步清零：当 RD 0 时，不管其他输入端的状态如何， 不论有无时钟脉冲CP，计数器输出将被直接置零（Q3Q2QlQ0＝ 0000），称为异步清零。 2） 同步并行预置数：当 RD 1, LD 0 时，在输入时钟脉 冲CP上升沿的作用下，并行输入端的数据d3d2d1d0被置入计数 器的输出端，即Q3Q2QlQ0＝d3d2d1d0。由于这个操作要与CP上 升沿同步，所以称为同步预置数。 3）计数功能：当 RD LD EP ET 1 时，在CP端输入 计数脉冲，计数器进行二进制加法计数。 4）保持功能：当 R D LD 1 ，且 EP ET 0 ，即两个 使能端中有0时，则计数器保持原来的状态不变。这时，如 EP＝0、ET＝1，则进位输出信号CO保持不变；如ET＝0则不 管EP状态如何，进位输出信号CO为低电平0。
集成计数器产品多数是二进制和十进制计数器，如果需要其 他进制的计数器，可用现有的二进制或十进制计数器，利用 其清零端或预置数端，外加适当的门电路连接构成任意进制 计数器。如果手边有M进制的集成计数器，要构成N进制的计 数器，当M>N时用一片M进制的计数器就可以实现；当M<N时 则需要多片M进制的计数器下面分别介绍实现的方法。
LD CO ；
最后根据置数信号表达式画出连线图。
四位二进制加法计数器(缺0001 0010 0011 0100)
成绩评定表课程设计任务书摘要人们在日常的生活，工作，学习等方面，到处都会遇到计数问题，离不开计数。
本文主要针对的是四位二进制加法计数器的问题。
按二进制递增规律来进行计数。
我们通过学习与阅读更深一步了解了计数器的工作原理和逻辑功能。
本文采用VHDL硬件描述语言实现了四位二进制加法计数器（缺0001 0010 0011 0100）的问题，采用QUARTUSⅡ对加法计数器进行编译和仿真。
关键词：四位二进制；加法计数器；VHDL；QUARTUSⅡ。
目录一.课程设计目的 (1)二.课设题目实现框图 (1)三.实现过程 (2)VHDL的编译和仿真 (2)1.建立工程 (2)2.VHDL源程序 (5)3.编译及仿真过程 (6)4.引脚锁定及下载 (9)5.仿真结果分析 (11)四.设计体会 (12)五.参考文献 (13)一、课程设计目的1.熟悉掌握计数器的原理和功能；2.熟悉掌握QuartusII的使用方法，并用VHDL语言对计数器进行编译和仿真；3.掌握实验箱的使用和程序的下载；4.掌握Multisim的使用方法并进行计数器的实现；二、课设题目实现框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。
在本课程设计中，四位二进制同步加法计数器用四个CP下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0001 0010 0011 0100四个状态，这在状态转换图中可以清晰地显示出来。
具体结构示意框图和状态转换图如下：0000 0101 0110 0111 1000 10011111 1110 1101 1100 1011 1010缺（0001 0010 0011 0100）B: 状态图三、实现过程(VHDL的编译和仿真)1.建立工程创建一个工程，具体操作过程如下：（1）点击File –> New Project Wizard创建一个新工程，如图1-1；图1-1（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，如图1-2；图1-2(3) 点Next，进入设备选择对话框，如图1-3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图1-3（4）点击Next，系统显示如图1-4，提示是否需要其他EDA工具，这里不选任何其他工具；图1-4（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，如图1-5图1-52.VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity count10 isPORT (cp,r:IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10;ARCHITECTURE Behavioral OF count10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ;BEGINPROCESS (cp,r)BEGINif r='0' then count<="0000";elsiF cp'EVENT AND cp='1' THENif count="0000" THENcount <="0101";ELSE count <= count +1;END IF;end if;END PROCESS;q<= count;End Behavioral;3.编译和仿真过程（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图1-6；图1-6（2）在编辑窗口中编辑程序，如图1-7；图1-7（3）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图1-8所示：图1-8（4）建立时序仿真文件,选择“Vector Waveform File”，如图1-9；图1-9（5）在Name处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，如图1-10所示；图1-10（6）对其进行仿真，结果如图1-11,1-12.图1-11图1-12 4.引脚的锁定及下载各引脚的锁定如表1所示：表1引脚的锁定和下载分别如图1-13和1-14所示；图1-13图1-145.仿真结果分析仿真结果如图1-15所示：图3-1-14图1-15结果分析：由仿真波形图可以清晰的看出加法计数器的工作过程，由0000起依次递增，最后加至1111后再由0000起进行下一个周期的循环，其中缺少0001 0010 0011 0100四个状态。
利用D触发器构成计数器-d触发器 计数器
数字电路实验设计：之勘阻及广创作D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为二、设计方案：用触发器组成计数器。
触发器具有0 和1两种状态，因此用一个触发器就可以暗示一位二进制数。
如果把n个触发器串起来，就可以暗示n位二进制数。
对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。
下图是由D触发器组成的4位异步二进制加法计数器。
三、实验台：四、布线：1、将芯片（1）的引脚4、10连到一起，2、将芯片（2）的引脚4、10连到一起，3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，4、将芯片（1）的引脚10连到+5V；5、将芯片（1）的引脚1、13连到一起，6、将芯片（2）的引脚1、13连到一起，7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，8、将芯片（1）的引脚13连到+5V；9、将芯片（1）的引脚3接到时钟信号CP10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚1111、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚312、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚1113、将芯片（1）的引脚5、9分别接到Q0、Q1，再将芯片（2）的引脚5、9分别接到Q2、Q314、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。
五、验证：接通电源on，默认输出原始状态0000每输入一个CP信号（单击CP），的状态就会相应的变更，变更规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。
实验五 四位二进制加法计数器VHDL设计
实验五四位二进制加法计数器VHDL设计一、实验目的：进一步掌握引脚锁定、硬件下载及芯片测试方法。
掌握开发板的使用。
二、实验仪器：PC机，FPGA开发板，万用表，接线若干。
三、实验内容：1、设计内容如下两张图所示：2、注意开关如处在常态，输出值为‘1’；按下开关的输出值为‘0’。
完成上面的设计，并下载观察实验现象。
开关有抖动吗？3、将20MHz 的输入频率，分频后作为计数器的时钟。
设计电路，并下载观察实验现象。
4、管脚锁定及下载的方法如5～9。
5、选定器件。
点击QuartusII菜单Assignments下的“Device”，出现选择器件系列及器件型号选择窗口。
按照实验中所给的器件型号选择器件系列及器件型号。
（请按照开发板上实际的芯片选择芯片系列，以及芯片型号）选好器件后，重新全程编译。
6、查找管脚号。
观察开发板和外围电路。
确认电路的连接方法。
观察CLK 的管脚号，并记录。
确定数码管所接的端口，记录管脚号。
7、锁定管脚。
选择菜单Assignments下的Pins出现下图。
在Location下选择对应管脚的管脚号。
将CLK锁定在开发板规定的管脚号上。
将输出端锁定在所选定的管脚号上。
所有的引脚锁定后，再次全程编译。
8、在菜单菜单Tools下选择programmer打开编程窗口，观察箭头所指的信息。
如果显示“No Hardware”，点击左边的“Hardware Setup”，双击USB-Blaster。
如下图所示。
点击“Close”，关闭上面的窗口。
此时QUARTUSII的窗口应该为：选中Program/Configure下方的框（出现勾）。
点击左边的“Start”，开始下载。
当显示100%时，下载成功。
9、硬件测试。
观察实验现象。
适当进行操作，实验现象又是什么？四、实验报告要求：1.写出你实验时的芯片系列及芯片型号2.实验箱连接在PC机的什么口上？3.简要说明实验过程中遇到的问题，及解决方法。
EDA四位二进制异步计数器
实验九异步计数器一、实验目的l、掌握异步计数器的工作原理；2、用VHDL语言设计异步计数器；3、用结构描述来设计异步计数器及和行为描述相比较。
二、实验原理异步计数器的工作原理如下图，通常由于采用异步时钟，工作延时比较大。
三、实验内容l、用VHDL语言设计四位异步计数器2、通过仿真或观察波形图验证设计的正确性3、编译下载验证结果四、程序和仿真波形：1、程序：library ieee;use ieee.std_logic_1164.all;entity test9 isport(clk1,clr1,d1:in std_logic;--q_n:out std_logic_vector(4 downto 0);q:out std_logic_vector(3 downto 0));end test9;architecture aa of test9 iscomponent d_ffport(d,clk,res:in std_logic;q,q_n:out std_logic);end component;--signal q1:std_logic_vector(3 downto 0);signal q1_n:std_logic_vector(3 downto 0);signal clk_20hz:std_logic;signal key_flag:std_logic :='0';begindff1:d_ff port map (q1_n(0),key_flag,clr1,q(0),q1_n(0)); a:for i in 1 to 3 generatedff1:d_ff port map(q1_n(i),q1_n(i-1),clr1,q(i),q1_n(i)); end generate a;process(clk1)variable num1:integer range 0 to 29999 :=0;beginif clk1'event and clk1='1' thenif num1=29999 thennum1:=0;clk_20hz<=not clk_20hz;else num1:=1+num1;end if;end if;end process;process(clk_20hz)beginif clk_20hz'event and clk_20hz='1' thenif d1='1' and key_flag<='0' then key_flag<='1';elsif key_flag='1' and d1='0' then key_flag<='0';end if;end if;end process;end aa;2、仿真波形：五、实验总结：通过本实验，让我对VHDL编程有了一定的了解和认识，让我初步学习了VHDL 的编写及调试过程，实验中有错误产生，但是经过细心的改正，解决了问题，希望下次实验能有更大的提高。
二进制计数器实验报告
二进制计数器实验报告二进制计数器实验报告引言：在数字电路实验中，二进制计数器是一种常见的电路元件。
它可以实现二进制数的计数功能，广泛应用于各种计算机和电子设备中。
本实验旨在通过搭建一个简单的二进制计数器电路，探索其工作原理，并验证其计数功能的正确性。
实验目的：1. 理解二进制计数器的基本原理；2. 学习使用逻辑门和触发器构建二进制计数器电路；3. 验证二进制计数器的计数功能。
实验器材：1. 逻辑门集成电路（如与门、或门等）；2. 触发器集成电路（如RS触发器、D触发器等）；3. 连线、电源等实验器材。
实验步骤：1. 搭建基本的二进制计数器电路。
根据实验要求，选择合适的逻辑门和触发器集成电路，按照电路图连接各个元件，注意正确连接电源和接地线。
确保电路连接无误后，准备进行下一步实验。
2. 运行二进制计数器电路。
将电源接通，观察计数器的输出情况。
根据触发器的工作方式，当输入信号发生变化时，输出信号也会相应改变。
通过观察计数器的输出，我们可以判断其计数功能是否正常。
3. 验证计数器的正确性。
在实验中，我们可以通过手动改变输入信号来验证计数器的正确性。
例如，当计数器为4位二进制计数器时，我们可以分别输入0000、0001、0010、0011等不同的二进制数，观察计数器是否按照我们的输入进行正确计数。
实验结果：通过实验，我们成功搭建了一个4位二进制计数器电路，并验证了其计数功能的正确性。
无论是手动输入不同的二进制数，还是观察计数器的输出，都能得到预期的结果。
这表明我们的二进制计数器电路设计和搭建是成功的。
实验分析：二进制计数器是数字电路中的重要组成部分，它在计算机和电子设备中具有广泛的应用。
通过本次实验，我们深入了解了二进制计数器的基本原理和工作方式。
在实验过程中，我们通过搭建电路和观察输出结果，验证了计数器的正确性。
这为我们进一步理解和应用二进制计数器打下了坚实的基础。
结论：本实验通过搭建一个简单的二进制计数器电路，探索了其工作原理，并验证了其计数功能的正确性。
二进制计数器实验报告
二进制计数器实验报告《二进制计数器实验报告》摘要：本实验旨在设计和实现一个简单的二进制计数器电路，并通过实验验证其功能和性能。
实验结果表明，所设计的二进制计数器能够正确地进行二进制计数，并且在实际应用中具有良好的稳定性和可靠性。
引言：二进制计数器是数字电子电路中常见的一种逻辑电路，用于实现二进制数字的计数功能。
在许多数字系统中，二进制计数器被广泛应用于数据存储、时序控制和信号处理等方面。
因此，设计和实现一个高性能的二进制计数器对于数字系统的设计和应用具有重要意义。
实验目的：1. 设计一个简单的二进制计数器电路；2. 实现所设计的二进制计数器电路；3. 验证二进制计数器的功能和性能。
实验原理：二进制计数器是一种逻辑电路，它能够按照二进制数字的规律进行计数。
在本实验中，我们设计了一个4位二进制计数器，它由4个触发器和一组逻辑门组成。
当触发器接收到时钟信号时，它们将按照二进制的规律进行计数，并输出相应的计数结果。
通过适当的逻辑门电路，我们可以实现二进制计数器的复位、加载和输出功能。
实验步骤：1. 按照设计要求，选择适当的触发器和逻辑门，并绘制二进制计数器的电路图；2. 制作所设计的二进制计数器电路，并进行电路连接；3. 使用示波器和数字逻辑分析仪对二进制计数器进行测试，并记录测试结果；4. 对测试结果进行分析和总结。
实验结果：经过实验测试，我们发现所设计的二进制计数器能够正确地进行二进制计数，并且在时钟信号的作用下，能够稳定地输出相应的计数结果。
同时，我们还测试了二进制计数器的复位和加载功能，结果表明它们也能够正常工作。
因此，我们可以得出结论：所设计的二进制计数器具有良好的功能和性能。
结论：通过本次实验，我们成功地设计和实现了一个简单的二进制计数器电路，并验证了它的功能和性能。
这为我们进一步深入研究和应用二进制计数器奠定了基础，也为数字系统的设计和应用提供了重要的参考和借鉴。
在今后的研究和实践中，我们将继续探索二进制计数器的优化和应用，以满足不同数字系统的需求。
利用D触发器构成计数器
数字电路实验设计：D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74;管脚图如下：说明：74LS74是上升沿触发的双D触发器; D触发器的特性方程为二、设计方案：用触发器组成计数器..触发器具有0 和1两种状态;因此用一个触发器就可以表示一位二进制数..如果把n个触发器串起来;就可以表示n位二进制数..对于十进制计数器;它的10 个数码要求有 10 个状态;要用4位二进制数来构成..下图是由D触发器组成的4位异步二进制加法计数器..三、实验台：四、布线：1、将芯片1的引脚4、10连到一起;2、将芯片2的引脚4、10连到一起;3、将芯片1的引脚10和芯片2的引脚10连到一起;4、将芯片1的引脚10连到+5V；5、将芯片1的引脚1、13连到一起;6、将芯片2的引脚1、13连到一起;7、将芯片1的引脚13和芯片2的引脚13连到一起;8、将芯片1的引脚13连到+5V ；9、将芯片1的引脚3接到时钟信号CP10、将芯片1的引脚2、6接到一起;再将引脚2接到引脚1111、将芯片1的引脚8、12接到一起;再将芯片1的引脚8接到芯片2的引脚312、将芯片2的引脚2、6接到一起;再将引脚6接到引脚1113、将芯片1的引脚5、9分别接到Q 0、Q 1;再将芯片2的引脚5、9分别接到Q 2、Q 314、分别将两芯片的14脚接电源+5V;分别将两芯片的7脚接地0V..五、验证：接通电源on;默认输出 原始状态0000每输入一个CP 信号单击CP; 的状态就会相应的变化;变化规律为0000原始状态、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111。
基于proteus软件 多谐振荡器 异步四位二进制计数器 单管共射电路仿真
555多谐振荡器、异步四位二进制计数器、单管共射
电路电路仿真
一、实训目的
通过proteus软件的电路仿真了解555多谐振荡器、异步四位二进制计数器、单管共射电路的工作原理，以及元器件的逻辑功能。
二、实训要求
1、绘图必须规范、严谨，可以不拘一格，但要求仿真成功。
2、不得相互拷贝和抄袭，每个仿真电路图下面写上电路名称及自己的班级、学号姓名。
3、Proteus仿真图、相应的源程序（用到单片机的项目）、Word文档实训报告均以电子版形式上交。
三、仿真电路
四、实训结果
555多谐振荡器
异步四位二进制计数器
晶体管共射极单管放大器
五、实训心得
通过Proteus对555多谐振荡器、异步四位二进制计数器、单管共射电路的工作原理进行仿真，了解了555多谐振荡器、异步四位二进制计数器、单管共射电路的工作原理也对Proteus的基本功能有了初步的认识和了解。
虽然时间不是很长但过程值得回味。
在开始作图的时候，找元件花了很多的时间，之后慢慢地了解了软件在分类元件所遵循的规则，在做第三个图的时候就快了很多。
4位二进制计数器实验
计算机组成原理实验报告院系：专业：班级：学号：姓名：指导老师：2014年11月20日实验一 4位二进制计数器实验一、实验环境1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
二、实验目的1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
三、实验要求本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）四、实验原理计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：计数器的种类⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器加法计数器功能异步计数器同步计数器结构N 、、、321下面对同步二进制加法计数器做一些介绍。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
计算机组成原理
实验报告
院系：
专业：
班级：
学号：
姓名：
指导老师：
2014年11月20日
实验一 4位二进制计数器实验
一、实验环境
1. Windows 2000 或 Windows XP
2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
二、实验目的
1、熟悉VHDL 语言的编写。
2、验证计数器的计数功能。
三、实验要求
本实验要求设计一个4位二进制计数器。
要求在时钟脉冲的作用下，完成计数功能，能在输出端看到0-9，A-F 的数据显示。
（其次要求下载到实验版实现显示）
四、实验原理
计数器是一种用来实现计数功能的时序部件，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。
计数器由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS 触发器、T 触发器、D 触发器及JK 触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器按计数进制不同，可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器，若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分，则有异步计数器和同步计数器两大类，以及加法计数器、减法计数器、加/减计数器等，如按预置和清除方式来分，则有并行预置、直接预置、异步清除和同步清除等差别，按权码来分，则有“8421”码，“5421”码、余“3”码等计数器，按集成度来分，有单、双位计数器等等，其最基本的分类如下：
计数器的种类⎪⎪⎪⎪⎪⎪⎩
⎪⎪⎪⎪⎪⎪⎨⎧⎪⎩⎪⎨⎧⎪⎩⎪⎨⎧⎩⎨⎧进制计数器十进制计数器二进制计数器进制可逆计数器减法计数器
加法计数器功能异步计数器同步计数器结构N 、、、321
下面对同步二进制加法计数器做一些介绍。
同步计数器中，所有触发器的CP 端是相连的，CP 的每一个触发沿都会使所有的触发器状态更新。
因此不能使用T′触发器。
应控制触发器的输入端，即将
触发器接成T 触发器。
只有当低位向高位进位时（即低位全1时再加1），令高位触发器的T=1，触发器翻转，计数加1。
例如由JK 触发器组成的4位同步二进制加法计数器，令其用下降沿触发。
下面分析它的工作原理。
①输出方程
n n n n Q Q Q Q CQ 0123=
②驱动方程
⎪⎪⎩⎪⎪⎨⎧========n n n n n n Q Q Q K J Q Q K J Q K J K J 0
12330
122011001 ③状态方程
本实验中要求用VHDL 语言设计同步4位二进制计数器，令其上升沿触发。
五、实验步骤
（一）顶层VHDL 文件设计
1、创建工程和编辑设计文件
（1）创建一个工程
（2）输入源程序。
a 、新建一个VHDL 项目文件。
打开QuartusII ，选择菜单“File ”→“New ”，在New 窗中的“ Design Files ”中选择编译文件的语言类型，选“VHDL File ”。
b 、然后在VHDL 文本编译窗中键入VHDL 程序。
VHDL 语言的程序代码如下： LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY test1 IS
PORT ( CLK:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END test1;
ARCHITECTURE HEHA V OF test1 IS
BEGIN
PROCESS(CLK)
V ARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF CLK'EVENT AND CLK='1' THEN
CQI := CQI+1;
END IF;
CQ<=CQI;
END PROCESS;
END HEHA V;
其中，CLK是时钟信号，CQ是4位数据输出端。
每当检测到CLK出现一个上升沿时，计数器就自加1并输出结果。
c、键入程序后，点击保存，选择保存名：test。
2、编译文件
3、波形仿真：观察仿真结果，对比输入与输出之间的逻辑关系是否符合电路的逻辑功能。
4位二进制计数器相应的时序波形图
波形分析：
如图所示，时钟信号clk每经过一个下降沿，计数器输出加1，达到计数器的效果。
当计数器输出达到1111(2)即为十进制数15(10)时，时钟下一个下降沿输出变为0，如此形成四位二进制计数器。
六、实验总结
本次实验让我初步了解了使用VHDL语言进行FPGA设计的过程，并且利用了DE2-115开发板验证了四位二进制计数器设计的正确性，是一次非常有意义的上机实践。