第六章 异步时序逻辑电路
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是一种基于信号的到达时间和时序性的电路设计方法。
与同步时序逻辑电路不同，异步时序逻辑电路中的数据传输和处理不依赖于时钟信号，而是根据输入信号的到达顺序和时序关系来进行操作。
本文将详细介绍异步时序逻辑电路的分析与设计。
异步时序逻辑电路的分析主要包括信号流图的建立和状态表的推导。
首先，通过对输入信号的时序关系进行分析和理解，可以根据具体应用需求建立信号流图。
信号流图是一种图形化表示方式，其中包含了电路中信号的流动方式以及各个元件的逻辑功能。
在建立信号流图时，需要注意信号的输入和输出时间以及逻辑功能的实现方式，这是实现异步时序逻辑电路的关键。
在信号流图的基础上，可以根据信号的到达先后顺序推导状态表。
状态表是对电路中每个元件当前状态和下一状态的描述。
通过观察信号流图，可以确定每个元件在不同状态下的输出值，并利用这些信息进行状态表的推导。
在状态表中，可以列出元件的当前状态和下一状态的取值，并根据逻辑功能的要求来确定元件的控制信号。
异步时序逻辑电路的设计主要涉及到逻辑电路元件的选择和电路的优化。
在异步时序逻辑电路中，常用的逻辑电路元件包括触发器、门电路和编码器等。
根据实际需求，可以选择不同类型的逻辑电路元件来实现电路的逻辑功能。
在设计时，需要注意减少电路的延迟和功耗，提高电路的性能和可靠性。
可以通过选择低延迟的元件、合理布局电路和优化信号传输路径等方式来减小电路的延迟。
另外，可以采用时序检测和冗余检测等方法来增加电路的可靠性。
除了分析和设计，测试和验证是异步时序逻辑电路设计中的重要环节。
可以利用仿真软件对电路进行测试和验证，以确保电路的正确性和性能。
通过仿真可以观察电路的输入输出关系，检测是否存在冲突或错误，并进行合理的调整和优化。
总结起来，异步时序逻辑电路的分析与设计涉及到信号流图的建立、状态表的推导、元件的选择和电路的优化等方面。
通过合理的分析和设计，可以实现复杂的时序逻辑功能，并提高电路的性能和可靠性。
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是指电路中的各个逻辑门的输出不仅仅取决于当前的输入，还取决于先前的输入和输出状态。
与同步时序逻辑电路相比，异步时序逻辑电路具有更高的灵活性和可扩展性。
在本文中，将详细介绍异步时序逻辑电路的分析与设计方法。
首先，异步时序逻辑电路的分析是指通过对电路中各个逻辑门的输入和输出状态进行推导和分析，以获取电路所实现的具体功能和工作原理。
异步时序逻辑电路通常采用状态图或状态转换表来描述其运行过程。
状态图是一个有向图，其中每个节点表示一个状态，而边表示状态之间的转换。
状态转换表则是一种矩阵形式的表示方法，其中行表示当前状态，列表示输入，表格中的元素表示输出和下一个状态的关系。
在进行异步时序逻辑电路的设计之前，通常需要明确电路所要实现的功能和要求。
在设计过程中，需要通过一系列的步骤来完成。
第一步是确定输入和输出信号的数量和类型。
输入信号是电路用来接收外部输入的信号，而输出信号是电路的输出结果。
在这一步骤中，需要明确输入和输出信号所能取的值范围以及其对应的功能。
第二步是确定状态的数量和类型。
在异步时序逻辑电路中，状态是指电路在不同时间点的输出和输入的组合。
状态的数量和类型决定了电路的复杂程度和所能实现的功能。
第三步是绘制状态图或状态转换表。
通过绘制状态图或状态转换表，可以清晰地描述电路的工作原理和功能。
其中，状态图可以直观地表示状态之间的转换关系，而状态转换表则更加直观地表示输入输出和状态的关系。
第四步是推导逻辑表达式。
通过推导逻辑表达式，可以将电路的功能转化为逻辑门的连接方式。
在这一步骤中，可以通过布尔代数和卡诺图等方法来简化逻辑表达式，以减少电路的复杂性和成本。
第五步是选取逻辑门类型。
逻辑门是构成异步时序逻辑电路的基本元件，它决定了电路的工作速度和功耗。
在选择逻辑门类型时，需要考虑到电路的功能和性能要求，以及逻辑门的延迟时间和功耗等特性。
第六步是进行逻辑门的连接和布线。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
异步时序逻辑电路的分析
异步时序逻辑电路的分析异步时序逻辑电路由状态元件和组合逻辑电路构成。
状态元件可以是触发器、锁存器或计数器等，用于存储和更新系统的状态信息。
组合逻辑电路用于根据输入信号和状态元件的当前状态生成输出信号。
异步时序逻辑电路使用特殊的电路元件来处理时序问题，如时序器、分频器、状态机等。
分析是指确定异步时序逻辑电路所需的状态元件和组合逻辑电路，以及它们之间的关系。
在分析过程中，需要识别系统的输入和输出信号，并建立它们之间的关联关系。
通过对系统的输入进行序列和输入/输出的波形分析，可以确定输入和输出之间的时序关系。
合成是指根据分析结果生成实际的电路布局和连接。
在合成过程中，需要选择合适的电路元件，并确定它们之间的连接方式和时序关系。
合成过程可以使用电路设计软件来自动生成电路图和布局。
1.确定系统的输入和输出信号。
根据实际需求和系统功能，确定输入和输出信号的类型和名称。
输入信号通常是一些外部事件或控制信号，输出信号则是系统的响应。
2.建立输入和输出信号之间的关联关系。
根据系统的逻辑功能和时序要求，确定输入和输出信号之间的时序关系。
可以使用状态转换图、状态转移表或状态图等形式来描述这种关系。
3.确定状态元件的类型和数量。
根据系统的状态信息和时序性能要求，选择合适的状态元件。
触发器是最常用的状态元件，可用于存储系统的状态信息。
根据状态元件的类型和数量，可以确定系统的状态变量。
4.建立状态元件和组合逻辑电路之间的关系。
根据系统的逻辑功能和时序要求，确定状态元件和组合逻辑电路之间的逻辑关系。
组合逻辑电路用于根据输入信号和当前状态元件的状态生成输出信号。
5.分析输入/输出时序波形。
通过仿真或实验，分析输入/输出时序波形以验证系统的正确性。
根据时序波形图，可以确定信号的传输延迟和时序约束等重要参数。
6.优化电路设计。
根据分析结果，对电路进行优化。
常见的优化技术包括布局优化、电路复用和逻辑优化等。
优化的目标是减少电路的延迟、功耗和面积，提高系统的性能和可靠性。
NO6异步时序电路
第六章 异步时序电路
分析步骤（4步）: (1) 根据电路写出输出方程和激励方程； (2) 作出状态流程表； (3) 作出时序图； (4) 说明电路的功能。
第25页
数字电路与数字逻辑
第六章 异步时序电路
例: 试分析下列电路. X1
X2
1
&
≥1
Z
& y τ Y
电路的激励方程和输出方程为: Z=Y= X1 X2 + X2y
•作状态转移真值表: Z=xQ2Q1 D1=Q2 CP1=x D2=Q2 CP2=xQ1 输入 x 1 1 1 1 现
Q2
注： CP为0表示无脉冲 CP为1表示有脉冲
态
Q1
激励函数 次 态 输出 CP2D2CP1D1 Q2(n+1) Q1(n+1) Z 0 1 0 1 1 1 0 0 1 1 1 1 1 1 0 0
R 0 0 1 1 S 0 1 0 1
Q(n+1) Q(n) 1 0 d
注意转移真值表中
x1,x2 取值的意义和
组合情况。 次 态 输出 Z 0 1 0 0
第10页
现
Q
态 0 1 0 1
激励函数 R S 0 0 0 1 1 0 0 0
Q(n+1)
1 1 0 0
数字电路与数字逻辑
第六章 异步时序电路
• 作状态表和状态图
根据转移真值表可作出下列状态表和状态图
现 态 次 态/输出(Q(n+1)/Z) Q x1 x2
0 1
1/0 1/1
x1/0
0/0 0/0
x1/1
x2/0
0
x2/0
1
第11页
数字电路与数字逻辑
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
异步时序逻辑电路
（2）状态真值表
现态 y2 0 y1 0 J2 激励函数 K2 J1 K1 时钟 cp2 cp1 次态 y2n+1 y1n+1
0
1 1
1
0 1
Z xy2 y1 J1 K1 1
J 2 K2 1
CP 1 x
CP2 y1
（3）状态表、状态转换图
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
第 六
章
异 步 时 序 逻 辑 电 路
6.1 异步时序逻辑电路的特点和分类
6.1.1 特点
1、电路不存在统一的时钟脉冲； 2、电路状态的改变，直接依赖于输入信号的变化； 6.1.2 分类 1、根据输入信号的形式
（1）脉冲型 （2）电平型
2、根据输出信号的依从关系
（1）Mealy型 （2）Moore型
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
作业3.15
CP A Q1 Q2
6.2 电 平 异 步 时 序 逻 辑 电 路
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
事实上，对上述特点可进一步理解如下：
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
第6章 时序逻辑电路-习题答案
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
第6章 时序逻辑电路
８位二进制数码需几个触发器来存放？
2021/8/5
37
计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：
1．按计数进制分 二进制计数器：按二进制数运算规律进行计数的 电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的 电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器 之外的其它进制计数器统称为任意进制计数器。
驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。
2021/8/5
7
2. 状态表
反映输出Z、次 态Q*与输入X、现 态Q之间关系的 表格。
2021/8/5
8
3. 状态图
标注：输入／输出
反映时序电路 箭尾： 状态转换规律， 现态
及相应输入、
输出取值关系
的图形。
箭头： 次态
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2021/8/5
时钟方程、 2
驱动方程和
状态方程
输出方程
3
5 状态图、 状态表或
时序图ห้องสมุดไป่ตู้
4
计算
11
例
1 时钟方程：C2 L C K 1 L C K 0 L C K同钟L 步方时程K 序可电省路去的不时写。
写 输出方程： YQ'1Q2 输出仅与电路现态有关，
方
为穆尔型时序电路。
程 式
驱动方程：JJ21
Q1 Q0
K2 Q1' K1 Q0'
2021/8/5
J0 Q2'
K0 Q2
12
2 求状态方程
JK触发器的特性方程：
JJ21
Q1
异步时序逻辑电路
3
二、结 构
输 X1 入X 2 信 号 Xn
组合 逻辑电路
信 Fm号
F1 输 F2 出
三、描述
可用一组逻辑函数表达式进行描述其逻辑功能，函数表 达式可表示为 Fi = fi (X1,X2，…，Xn) i = 1,2,…,m 组合电路具有两个特点： ① 由逻辑门电路组成，不包含任何记忆元件； ② 信号是单向传输的，不存在反馈回路。
8
④ 功能评述 由真值表可知，该电路具有检查输入信号取值是否一致 的逻辑功能，一旦输出为1，则表明输入不一致。通常称该 电路为“不一致电路”。 由分析可知，该电路的设计方案并不是最简的。根据化 简后的输出函数表达式，可采用异或门和或门画出实现给定 功能的逻辑电路图如下图所示。
9
4.2
组合逻辑电路设计
4
四、特点
4. 1 组合逻辑电路分析
所谓逻辑电路分析，是指对一个给定的逻辑电 路，找出其输出与输入之间的逻辑关系。
一、分析的一般步骤 1. 根据逻辑电路图写出输出函数表达式 2. 化简输出函数表达式 3. 列出输出函数真值表 4. 功能评述与评价
5
逻辑符号复习
“与”门
“或”门
“非”门
“与非”门
“或非”门
解：设输入变量为A,B,C,D，输出函数为 F，当ABCD表示的 十进制数为合数(4、6、8、9)时，输出F为1，否则F为0。 因为按照余3码的编码规则，ABCD的取值组合不允许 为0000、0001、0010、1101、1110、1111，故该问题为包 含无关条件的逻辑问题，与上述6种取值组合对应的最小 项为无关项，即在这些取值组合下输出函数F的值可以随 意指定为1或者为0，通常记为“d”。
12
①
第6章 异步时序逻辑电路
（2）求各触发器的次态方程。
Q0 Q1 Q2
n 1
（3）作状态转换表。
次态 Q2n+1Q1n+1Q0n+1 时钟脉冲 CP1 CP0,2
Q2 Q0 Q1 Q 2Q1Q0
n 1
现态 Q2Q1Q0
n 1
CP Q0 1
（4）作状态转换图
Q1Q0
000 001 010 011 100 010
x 1 1 1 1 1 1 1 1
现态 y3y2y1 000 001 010 011 100 101 110 111
激励函数 C3 T3 C2 T2 C1 T1 0 0 0 1 0 0 0 1 d d d 1 d d d 1 0 1 0 1 0 1 0 1 d 1 d 1 d 1 d 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
n
（x由1→0时此式有效） （xQ1由1→0时此式有效）
n 1
（3）作时序图
CP2
Q2 Z
（4）作状态转换表。
现态 Q2Q1 次态 Q2n+1Q1n+1 输入 x
00 01 11
0 1 0
1 1 0
（5）作状态转换图
Q1Q0 /Z
三进制计数器 计数达到3时， Z输出“1”。
00
/1
01 /1
/0
R1 x3 x2 y2
S 2 x2 y 2 y1
输入 x1x2x3
100 100 100 100 010 010 010 010 001 001 001 001
S1 x1
现态 y2 y1
00 01 10 11 00 01 10 11 00 01 10 11
异步时序逻辑电路的分析知识
Q n1 n1
1
0
00 0
001
0
0
1
00 1
011
0
1
0
01 0
001
0
1
1
01 1
111
1
0
0
10 0
100
0
0
0
10 1
100
0
0
1
11 0
100
0
1
0
11 1
100
0
1
1
状态图
Q2n
Q1n Q0n
cp cp cp Q Q n1 2
Q n1
1
n1 0
2
1
0
000 0 0 1 0 0 1
001 0 1 1 0 1 0
010 0 0 1 0 1 1
011 1 1 1 1 0 0
100 1 0 0 0 0 0
101 1 0 0 0 0 1
110 1 0 0 0 1 0
111 1 0 0 0 1 1
Q2Q1Q0
000
001
101
100
4、拟定逻辑功能
011
电路是一种异步五进制加计数电路。
010
110
111
Q 2
CLK
Q Q Q Q CLK (Q Q Q )CLK
01
2
01
2
状态方程
Q n+1 Q ncp Q n cp
0
0
0
0
0
Q n+1 Q ncp Q n cp
1
1
1
1
1
Q n+1 Q ncp Q n cp
时序逻辑电路同步异步分析
计算状态表中触发器的次态时
应首先检查触发器的时钟是否有效，如果无效， 则触发器的次态保持原态不变；只当其时钟有效时， 才根据它的状态方程求出次态。
23
异步时序电路分析 例1
分析图 示的时 序逻辑 电路
解： 时钟方程 CP1=Q0 ， CP0=CP 激励方程 D1 Q1 , D0 Q0
状态方程
第六章 时序逻辑电路
时序逻辑电路基本概念 (6.1) 同步时序逻辑电路分析 (6.2) 异步时序逻辑电路分析 (6.4) 同步时序逻辑电路设计 (6.3)
典型的时序逻辑集成电路 (6.5)
时序电路的Verilog HDL描述(6.6) 时序可编程逻辑器件 (6.7)
1
6.1 时序逻辑电路基本概念
3
时序逻辑电路信号间的关系
I i j 组合 电路 k m E 存储电路 S O
I （I1 , … , Ii ) ： 外部输入信号 O（O1, … , Oj ) ：电路输出信号 E（E1, … , Ek) ： 存储电路的激励或驱动信号 S（S1, … , Sm ) ： 存储电路的状态信号 输入、输出及存 储电路信号之间 的逻辑关系： —— 输出方程 O =F1 ( I , S ) —— 激励(或驱动)方程 E =F2 ( I , S ) S n +1=F3 (E , S n ) —— 状态方程
K1 1
（Mealy型电路）
10
n 输出方程： Z ( X Q1 ) Q0n
（注：激励方程和输出方程中的上标n可以不写）
同步时序电路分析- 例1
(2)由激励方程求状态方程：
Q1
n1
n J1Q1 K1Q1n ( X Q0 ) Q1n
异步时序逻辑电路的分析知识
寄存器的工作原理
寄存器是由多个触发器组成的组合逻辑电路，能 够存储多位二进制信息。
寄存器在时钟脉冲的驱动下，将输入信号依次存 储在触发器中，实现数据的串行输入和输出。
寄存器具有并入、并出、串入、串出等多种工作 模式，可根据实际需求进行选择。
异步时序逻辑电路的设计步骤
01
确定电路的功能需求和性能参数。
总结词
状态方程是描述电路状态转换关系的数学模型，通过解状态方程可以得出电路的输出和状态转移规律 。
详细描述
状态方程是一个非线性方程组，描述了电路的状态变量和输入变量之间的关系。通过解状态方程，可 以得出电路的输出和状态转移规律，进而分析电路的逻辑功能和性能指标。
波形图分析法
总结词
波形图是一种直观的表示方法，可以 描述电路的输入输出信号随时间的变 化情况。
异步时序逻辑电路 的分析知识
contents
目录
• 异步时序逻辑电路的基本概念 • 异步时序逻辑电路的分析方法 • 异步时序逻辑电路的设计原理 • 异步时序逻辑电路的实例分析
01
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异步时序逻辑电路的基本概念
定义与特点
定义：异步时序逻辑电路是一种数字电 路，其状态变化依赖于输入信号的改变 ，而不是统一的时钟信号。
详细描述
复杂异步时序逻辑电路包含多个触发器和记忆元件，这些元件之间相互作用，实现更复 杂的逻辑功能。状态转换图用于描述电路的状态转换过程和逻辑功能，通过分析状态转
换图可以确定电路的逻辑功能和性能。
实例三：实际应用中的异步时序逻辑电路分析
总结词
实际应用中的异步时序逻辑电路具有广泛的 应用领域，如计算机、通信、自动化等。
异步时序逻辑电路的应用场景
(完整word版)《数字逻辑》(第二版)习题答案-第六章
习 题 六1 分析图1所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路功能。
图1解答(1)该电路是一个Mealy 型脉冲异步时序逻辑电路。
其输出函数和激励函数表达式为211221212Q D x C Q D x Q CQ x Q Z =====(2)电路的状态表如表1所示，状态图如图2所示。
现 态 Q 2 Q 1次态/输出ZX=10 0 0 1 1 0 1 1 01/0 11/0 10/0 00/1图2(3) 由状态图可知，该电路是一个三进制计数器。
电路中有一个多余状态10，且存在“挂起”现象。
2 分析图3所示脉冲异步时序逻辑电路。
(1) 作出状态表和时间图； (2) 说明电路逻辑功能。
图3解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出即电路状 态。
激励函数表达式为 1321123132233Q C C CP;C 1;K K K 1J ; Q J ; Q Q J =========○2 电路状态表如表2所示，时间图如图4所示。
表2图4○3 由状态表和时间图可知，该电路是一个模6计数器。
3 分析图5所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路逻辑功能。
图5时 钟CP 现 态 Q 3 Q 2 Q 1 次 态 Q 3(n+1)Q 2(n+1)Q 1(n+1)11111111000 001 010 011 100 101 110 111 001 010 011 100 101 000 111 000解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为322111132212122212x y x R ; x S y x y x x R ; y y x S y y Z +==++===○2该电路的状态表如表3所示，状态图如图6所示。
表3现态 y 2y 1次态y 2(n+1)y 1(n+1)输出 Zx 1 x 2 x 3 0001 11 1001 01 01 0100 11 00 0000 00 10 000 0 0 1图6○3 该电路是一个“x 1—x 2—x 3”序列检测器。
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② 状态化简
③ 状态编码
⑤ 画逻辑电路图
④ 确定激励函数 和输出函数
第六章 异步时序逻辑电路
二、举例 例 用T触发器作为存储元件，设计一个异步模8加1计数
器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。
解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。
⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
x/z
101
1/0
第六章 异步时序逻辑电路
相应二进制状态表为：
现态
y2 y1 y0
000 001 010 011 100 101 110 111
次态y2n+1y1n+1y0n+1 /输出Z
x=1
在确定激励函数和输出函数时，可将两个或两个以上 输入同时为1的情况作为无关条件处理。
⑵当存储电路采用带时钟控制端的触发器时，触发器的 时钟端应作为激励函数处理。设计时通过对触发器的时钟端 和输入端综合处理，有利于函数简化。
第六章 异步时序逻辑电路
⒉步骤 设过程与同步时序电路相同，具体如下：
① 形成原始状态图
001/0 010/0 011/0 100/0 101/0 110/0 111/0 000/1
第六章 异步时序逻辑电路
⑵确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为0，输入端T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲 出现)，T端为1。
根据状态表，可得到x为1时激励函数和输出函数真值表：
4.不允许两个或两个以上输入端同时出现脉冲。 对n个输入端的电路，其一位输入只允许出现n+1种取
值组合，其中有效输入种取值组合为n种。
第六章 异步时序逻辑电路
三、输出信号的形式
脉冲异步时序逻辑电路的输出信号可以是 脉冲信号也可以是电平信号。
第六章 异步时序逻辑电路
6.1.2 脉冲异步时序逻辑电路的分析
&
第六章 异步时序逻辑电路
& 解:该电路由两个J-K
触发器和一个与门组成，
有一个输入端x和一个输 出端Z，输出是输入和状 态的函数，属于Mealy型 脉冲异步时序电路。
⑴ 写出输出函数和激励函数表达式
Z = xy2y1 J2 = K2 =1 J1 = K1 =1
； C2 = y1 ； C1 = x
第六章 异步时序逻辑电路
6.1 脉冲异步时序逻辑电路
6.1.1 概 述
一、结 构
脉冲异步时序电路的一般结构如下图所示。
图中，存储电 路可由时钟控制触 发器或非时钟控制 触发器组成。
第六章 异步时序逻辑电路
二、输入信号的形式与约束
1.输入信号为脉冲信号;
2.输入脉冲的宽度必须保证触发器可靠翻转;
3.输入脉冲的间隔必须保证前一个脉冲引起的电路响 应完全结束后，后一个脉冲才能到来;
一、分析方法与步骤
1. 分析方法 脉冲异步时序逻辑电路的分析方法与同步时序逻辑电路大
致相同。
注意两点： ⑴当存储元件采用时钟控制触发器时，对触发器的时钟控制 端应作为激励函数处理。 仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转 移方向，否则，触发器状态不变。 ⑵根据对输入的约束，分析时可以排除两个或两个以上输入 端同时出现脉冲以及输入端无脉冲出现情况，从而使图、表简化。
第六章 异步时序逻辑电路
⑵ 列出电路次态真值表
J-K触发器的状态转移发生在时钟端脉冲负跳变的瞬间， 为了强调在触发器时钟端 C1、C2何时有负跳变产生，在次态 真值表中用“↓”表示下跳。仅当时钟端有“↓” 出现时，相 应触发器状态才能发生变化，否则状态不变。
J K Q(n+1) 00 Q 01 0 10 1
11 Q
第六章 异步时序逻辑电路
⑶ 作出状态表和状态图 根据次态真值表和输出函数表达式（Z = xy2y1），可作 出该电路的状态表和状态图如下。
现态
y2 y1 00 01 10 11
次态y2n+1y1n+1 / 输出Z
x=1
01/0 10/0 11/0 00/1
0/0 00 1/0 01 0/0
x/Z 1/1
1/0
0/0 11 1/0 10 0/0
第六章 异步时序逻辑电路
⑷画出时间图并说明电路逻辑功能。 为了进一步描述该电路在输入脉冲作用下的状态和输出 变化过程，可根据状态表或状态图画出该电路的时间图如下 图所示。
x
y2 y1
Z 由状态图和时间图可知，该电路是一个模4加1计数器， 当收到第四个输入脉冲时，电路产生一个进位输出脉冲。
第六章 异步时序逻辑电路
章
异步时序逻辑电路
第六章 异步时序逻辑电路
异步时序逻辑电路中没有统一的时钟脉冲信号，电路状 态的改变是外部输入信号变化直接作用的结果。
根据电路结构和输入信号形式的不同，异步时序逻辑电 路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两 种类型。
两类电路均有Mealy型和Moore型两种结构模型。
输入脉冲 现 态
x
y2 y1 y0
1
000
1
00 1
1
010
1
011
1
100
1
10 1
1
110
1
111
次态 y2(n+1)y1(n+1) y0(n+1)
001 010 011 100 101 110 111 000
激励函数
C2 T2 C1 T1 C0 T0
0 d 0 d 11 0 d 1 1 11 0 d 0 d 11 1 1 1 1 11 0 d 0 d 11 0 d 1 1 11 0 d 0 d 11 1 1 1 1 11
2. 分析步骤
第六章 异步时序逻辑电路
(1) 写出电路的输出函数和激励函数表达式； (2) 列出电路次态真值表或次态方程组； (3) 作出状态表和状态图； (4) 用文字描述电路的逻辑功能（必要时画出时间图）。
第六章 异步时序逻辑电路
二、 分析举例 例 分析下图所示脉冲异步时序逻辑电路，指出该电路 功能。
第六章 异步时序逻辑电路
6.1.3 脉冲异步时序逻辑电路的设计
一、方法与步骤 ⒈ 方法: 脉冲异步时序逻辑电路设计的方法与同步时序 逻辑电路设计大致相同，主要应注意两个问题。
⑴由于不允许两个或两个以上输入端同时为1（用1表示 有脉冲出现），设计时可以作如下处理：
当有多个输入信号时，只需考虑多个输入信号中仅一 个为1的情况；