第三章 集成电路版图设计基础
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(1) 主、次要单元的区分 •看它们对整体电路性能的影响程度,如噪声、 速度、对称性、热场分布等等。 •看它们对整体电路的版图面积、版图布局 的影响程度。 •主、次要单元具有一定的相对性。
2015/8/4
韩
良
25
集成电路设计原理
电子科学与技术
3.2.4 整体布局
(2)整体结构布局
控制电路 数据 输出 ROM PLA输入/ALU •首先考虑主要单元的位置, 电路
(颜色、线形、填充)无关 序 号 1 2 3 4 5 6 7
3
照一定工艺层绘制的,
工艺层通常是设计者为 了方便版图绘制和验证
工艺层 埋层 N阱 隔离岛 有源区 基区 Pplus 发射区 多晶 引线孔 金属 压焊点 I/O区
而定义的抽象工艺层,
与芯片制造时用的光刻 掩膜不是一一对应,但
是可以说它是电路转换
2015/8/4 韩 良 10
集成电路设计原理
电子科学与技术
3.1.4 其它限定
•各层金属线单位条宽允许通过最大电流的限制 •各层金属及多晶最小的芯片覆盖率 •dummy(虚拟)图形的约定 •单位面积硅片上允许最大功耗的限制 •压焊点距芯片内部图形的最小距离的限制
•N阱(P型衬底)与电源(地)的欧姆接触密度
•对准标志、划片间距、芯片边缘等特定单元要求。
2015/8/4 韩 良 11
集成电路设计原理
电子科学与技术
3-1 思考题
1. 集成电路版图设计为什么非常重要? 2.版图设计规则包含哪些内容? 3.几何设计规则与哪些因素有关? 4.版图设计中的工艺层与掩模版有什么 关系?
2015/8/4
韩
良
12
集成电路设计原理
PM3、PM4的衬底接A节点,
因此 PM1 ~ PM4 不能同阱,
而PM1和PM2可以同阱, PM3和PM4可以同阱.
21
NM1
2015/8/4
韩
良
集成电路设计原理
电子科学与技术
•原则上所有PMOS(NMOS)管可以放在同一个N (P)阱中。但是,通常根据布局布线的需要可以灵 活划分多个N阱,避免同类器件过于集中影响布线。
⑦可靠性的余度:包括其它未考虑因素
2015/8/4
韩
良
8
(5) 几 何 设 计 规 则 图 示
2015/8/4
J PO
6-S 3-S2
H
N+/P+
A N+
4-E
3-S2
(OD) P+
E I P+
5-W 7-S2 4-S3 5-E 4-S1 5-E
4-E
DC
C
C
D2
N-Well
3.1.2 几何设计规则
a)分离距离
•N+埋层与隔离的间距 •基区与隔离的间距 •多晶与有源区的间距
b)包含距离
•基区包含发射区的间距
c)交叠距离
•高阻离子注入与高参
•发射区包含引线孔的间距 杂端头交叠的距离 •多晶栅与有源区交叠 •金属包含引线孔的间距 •N阱包含有源区的间距等
7
•有源区与N阱的间距等
2015/8/4 韩 良
•基区扩散电阻两端电位不高于NPN晶体管集电极电位时,
可与NPN晶体管同放一个隔离区内;
•基区扩散电阻两端电位不高于横向PNP晶体管基极电位时,
可与横向PNP晶体管同放一个隔离区内。
2015/8/4
韩
良
19
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
⑥其它
•二极管及其它有源器件以及特殊结构电阻、电容可根据具 体结构和电隔离原则来划分隔离区。
集成电路设计原理
电子科学与技术
3.1.3 电学设计规则
电学设计规则是由工艺参数抽象出的与器件版图设计 相关的电学参数,是集成电路物理版图设计的重要依 据。厂家根据工艺的容差一般给出电学参数的最小值、 典型值和最大值。
•材料的电阻率或薄层电阻(方块电阻) •接触电阻 •PN结、导电层间或特定结构电容的单位面积电容 •晶体管的增益 •MOS管的阈值电压等等。
的基极电位相同,它们可以放在同一个隔离区内。
2015/8/4
韩
良
17
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
④电阻
多数电阻原则上都可以放在同一个隔离区内,
只要保证它们之间实现电隔离。
GND
VDD
2015/8/4
韩
良
18
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
⑤基区扩散电阻与晶体管
7-E
PO
P+
PO
D N+
7-E
5-W 3-W 4-S3
J
1-W 7-W
CO
PCE
7-S2
G PP
5-E 5-E
4-S3 4-W
4-S3
NW
1-W 4-S2
2-W
A B
2-W
Psub
C
电子科学与技术
埋层 N-BL
隔离 P+
基区 P
发射区 N+
引线孔 contact
金属线 metal
钝化孔 pad
A
NW
图形最小间距。
A.同一工艺层内相邻版图图形之间的距离。 例如:同层金属的间距、发
射区扩散的间距、基区扩散
的间距、N阱的间距、N+有
源区的间距、多晶硅的间距
等等。
2015/8/4 韩 良 6
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
(3)几何图形的最小间距 B. 不同工艺层相关版图图形之间的距离
电源/地线和主要信号线原则上应采用金属层 •多晶硅层的寄生电阻较大,寄生电容也比金属的大, 一般作为MOS管的栅极和较短的布线。 •扩散层的寄生电阻、寄生电容都较大,而且有PN 结漏电,会增加电路功耗。所以很少用扩散区布线, 一般是相邻扩散区之间的自连接。
列方式(staggered)
2015/8/4 韩 良 23
集成电路设计原理
电子科学与技术
3.2.3 压焊点的排布
(2)排布顺序:
12
11
10
•由系统特定用途给定或用户给定:这种情况不能改
14 8 变压焊点的排列顺序,需要在单元布局时适当考虑与压焊
点间的便捷连接,减小连线面积和减小信号延迟和串扰。 7 1
2015/8/4
韩
良
20
集成电路设计原理
电子科学与技术
3.2.2 阱区划分原则
以N阱CMOS集成电路为例: •原则上所有衬底电位相同的PMOS管都可以放在 同一个N阱内,衬底电位不相同的PMOS管不能放 在同一个N阱内。
Vcc
PM1、PM2的衬底接电源,
PM1 I1 A PM3 PM4 NM2 NM3 PM2 I2 OUT
2015/8/4 韩 良 14
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
①NPN管 集电极电位不相同的NPN晶体管必须放在不同 的隔离区,而集电极电位相同的NPN晶体管可以放
在同一个隔离区内。
C B
T1
T2
E
2015/8/4
ቤተ መጻሕፍቲ ባይዱ
韩
良
15
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
值的重新定义可方 便地实现适合系列工 艺中任一种工艺的版 图,节省芯片开发时
间,但是对所有尺寸
进行线性缩放后的规
则不能完全代表实际
工艺水准,会以设计 尺寸加大为代价。
合于一种系列工艺.
2015/8/4 韩 良 4
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
(2)几何图形的最小宽度 宽度是指一个封闭几何图形
自身内边与边之间的距离。
最小宽度是指在保证质量的前提下工艺所能加工出的 图形最小宽度。 例如:发射区扩散最小宽度 隔离扩散区的最小宽度
N阱最小宽度
引线孔最小宽度
2015/8/4 韩 良 5
N+有源区最小宽度
金属最小宽度等。
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
(3)几何图形的最小间距 最小间距是指在保证质量的前提下工艺所能加工出的
再以主要单元为核心安排次 主要单元和次要单元,次要 单元尺寸依据它的相关主要
行地址译码
单元进行调整。
信号线走向。
2015/8/4 韩 良 26
地址寄存器 行 地 址 其它控制电路 译 码
译码 控制
寄存器组
加法 存储阵列 控制 地址加法器
•同时考虑I/O排布要求,电源线、地线以及主要
集成电路设计原理
§3-1 版图设计规则
设计规则与厂家的技术水平和设备条
件密切相关,它不是正确与不正确实现集
成电路的严格界限,但是由于它包含了一
定的工艺容差,遵循它进行版图设计可以
保证集成电路高概率地正确实现。
2015/8/4
韩
良
2
集成电路设计原理
电子科学与技术
3.1.1 工艺层
集成电路版图是依
数据保存和处理时与图形的直观性
3.2.2 阱区划分原则
•其它类型器件是否需要设立独立的阱,可以参照电隔 离原则确定。
2015/8/4 韩 良 22
集成电路设计原理
电子科学与技术
3.2.3 压焊点的排布
(1)排布形状:压焊点是芯片与封装管腿相连接用
的输入/输出端口(I/O),一般分布在芯片四周。
•I/O较少时通常采用嵌入式
(embed) •I/O较多时通常采用环绕式 排方式(in-line) •I/O很多时通常采用双环错
电子科学与技术
§3-2 版图布局布线
集成电路版图布局设计是在器件以及
单元电路版图设计完成后,解决电路中每
个器件或单元在整体版图中的位置,压焊
点的分布,电源线、地线以及主要信号线
走向等。
2015/8/4
韩
良
13
集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
双极型集成电路版图(芯片)中分成若干个隔离区 (岛),岛与岛之间是电隔离的,器件设计在隔离岛中, 因此器件间实现了电隔离。 实际设计中并不是所有器件都要单独占据一个隔离 区(岛),因为有些器件是可以共享同一个隔离区的。 是否可以共享同一个隔离区关键是看器件所处的外 延层区域是否可以共享。 多个器件共享一个隔离区,会有效地减小芯片面积。 但是,有时为了布局布线的便捷性,也可以将可以共享 同一个隔离区的器件分放在不同的隔离区中。
成芯片时所必需的光刻 掩膜图形的抽象定义。
2015/8/4 韩 良
字符定 图层 义 标识 NB Nwell Island Active PB PP NE Poly Contact Metal PAD IOA
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
(1)几何设计规则的种类 m规则:以m为单位的设 计规则是一种绝对单位,适 合于一种特定工艺。 规则:以为单位的设计规 则是一种相对单位,是基于 等比例缩小原理提出的,适
韩
PO
4-S3
PO
PO
D2
良
7-S2 6-W 6-S
B
4-W
P+
N+
PS1 OD
C PS2 PC B
6-E 6-E 3-S1
F
4-W
D G
E
5-E
F G
2-W 7-S1
B
P+
6-S 6-W
N+
5-E 2-S
2-S
C
P-sub
集成电路设计原理
9
C
2-W
A
N+
N+
6-W
E B
C
6-W
I
5-W 3-S1
DCE
•由设计者自己决定:这种情况下不仅需要考虑单元与
压焊点间的便捷连接,而且还要考虑压焊点间的串扰问题、 6 2 测试和应用的方便性等等。对规模较大的芯片还要适当增 5 3 4 加电源/地的压焊点数目。
2015/8/4 韩 良 24
集成电路设计原理
电子科学与技术
3.2.4 整体布局 根据单元的主次要关系进行整体布局
电子科学与技术
3.2.4整体布局
控制电路
(3)内布局及分层次布局 较大或复杂,需要 构设计后,每个单元的外部
行 将每个单元再划分 信息如输入/输出信号线位 地 址 成多个子单元,再 置、负载等已确定,依据这 译 码 按主次关系进行布 些信息进行每个单元的内部
数据输出 电路 PLA ALU
•完成芯片版图顶层布局结 如果单元电路仍然 行地址译码 ROM
译码 地址寄存器 控制 存储阵列
其它控制电路
寄存器组
局设计。 布局。 层布局-自下而上版图设计的设计方法。
2015/8/4 韩 良 27
加法 控制
地址加法器
•最后从最小的子单元开始设计,这就是自上而下分
集成电路设计原理
电子科学与技术
3.2.5 布线层
•金属层的寄生电阻、寄生电容最小,是布线的主体。
的各种距离
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
(4)影响几何设计规则的因素 ①制版能力:制版设备、掩膜版质量、操作水平等
②光刻水平:光刻设备、光刻胶质量、操作水平等
③介质成分、厚度以及杂质分布均匀度等 ④掩膜对准容差:掩膜容差、光刻对准容差(多次性) ⑤横向扩散:与PN结深度有关 ,具有方向性 ⑥耗尽层宽度:与工作电压、杂质浓度有关
集成电路设计原理
电子科学与技术
第三章 集成电路版图设计基础
集成电路版图就是在一定的工艺条件
下,依据相关的设计规则,按照集成电路
功能和性能要求,设计出包含电路中每个
器件的图形结构、尺寸,以及器件相互间
的位置、连接等物理信息的一套多层次的 几何图形。
2015/8/4 韩 良 1
集成电路设计原理
电子科学与技术
②PNP管
基极电位不相同的PNP晶体管必须放在不同
的隔离区,而基极电位相同的PNP晶体管可以放
在同一个隔离区内。
Vcc
Vcc T1
T2 Ir Io Ir
Io
2015/8/4
韩
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集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
③ NPN与PNP
如果NPN晶体管集电极电位和横向PNP晶体管
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集成电路设计原理
电子科学与技术
3.2.4 整体布局
(2)整体结构布局
控制电路 数据 输出 ROM PLA输入/ALU •首先考虑主要单元的位置, 电路
(颜色、线形、填充)无关 序 号 1 2 3 4 5 6 7
3
照一定工艺层绘制的,
工艺层通常是设计者为 了方便版图绘制和验证
工艺层 埋层 N阱 隔离岛 有源区 基区 Pplus 发射区 多晶 引线孔 金属 压焊点 I/O区
而定义的抽象工艺层,
与芯片制造时用的光刻 掩膜不是一一对应,但
是可以说它是电路转换
2015/8/4 韩 良 10
集成电路设计原理
电子科学与技术
3.1.4 其它限定
•各层金属线单位条宽允许通过最大电流的限制 •各层金属及多晶最小的芯片覆盖率 •dummy(虚拟)图形的约定 •单位面积硅片上允许最大功耗的限制 •压焊点距芯片内部图形的最小距离的限制
•N阱(P型衬底)与电源(地)的欧姆接触密度
•对准标志、划片间距、芯片边缘等特定单元要求。
2015/8/4 韩 良 11
集成电路设计原理
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3-1 思考题
1. 集成电路版图设计为什么非常重要? 2.版图设计规则包含哪些内容? 3.几何设计规则与哪些因素有关? 4.版图设计中的工艺层与掩模版有什么 关系?
2015/8/4
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集成电路设计原理
PM3、PM4的衬底接A节点,
因此 PM1 ~ PM4 不能同阱,
而PM1和PM2可以同阱, PM3和PM4可以同阱.
21
NM1
2015/8/4
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集成电路设计原理
电子科学与技术
•原则上所有PMOS(NMOS)管可以放在同一个N (P)阱中。但是,通常根据布局布线的需要可以灵 活划分多个N阱,避免同类器件过于集中影响布线。
⑦可靠性的余度:包括其它未考虑因素
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(5) 几 何 设 计 规 则 图 示
2015/8/4
J PO
6-S 3-S2
H
N+/P+
A N+
4-E
3-S2
(OD) P+
E I P+
5-W 7-S2 4-S3 5-E 4-S1 5-E
4-E
DC
C
C
D2
N-Well
3.1.2 几何设计规则
a)分离距离
•N+埋层与隔离的间距 •基区与隔离的间距 •多晶与有源区的间距
b)包含距离
•基区包含发射区的间距
c)交叠距离
•高阻离子注入与高参
•发射区包含引线孔的间距 杂端头交叠的距离 •多晶栅与有源区交叠 •金属包含引线孔的间距 •N阱包含有源区的间距等
7
•有源区与N阱的间距等
2015/8/4 韩 良
•基区扩散电阻两端电位不高于NPN晶体管集电极电位时,
可与NPN晶体管同放一个隔离区内;
•基区扩散电阻两端电位不高于横向PNP晶体管基极电位时,
可与横向PNP晶体管同放一个隔离区内。
2015/8/4
韩
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集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
⑥其它
•二极管及其它有源器件以及特殊结构电阻、电容可根据具 体结构和电隔离原则来划分隔离区。
集成电路设计原理
电子科学与技术
3.1.3 电学设计规则
电学设计规则是由工艺参数抽象出的与器件版图设计 相关的电学参数,是集成电路物理版图设计的重要依 据。厂家根据工艺的容差一般给出电学参数的最小值、 典型值和最大值。
•材料的电阻率或薄层电阻(方块电阻) •接触电阻 •PN结、导电层间或特定结构电容的单位面积电容 •晶体管的增益 •MOS管的阈值电压等等。
的基极电位相同,它们可以放在同一个隔离区内。
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3.2.1 隔离区划分原则
④电阻
多数电阻原则上都可以放在同一个隔离区内,
只要保证它们之间实现电隔离。
GND
VDD
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3.2.1 隔离区划分原则
⑤基区扩散电阻与晶体管
7-E
PO
P+
PO
D N+
7-E
5-W 3-W 4-S3
J
1-W 7-W
CO
PCE
7-S2
G PP
5-E 5-E
4-S3 4-W
4-S3
NW
1-W 4-S2
2-W
A B
2-W
Psub
C
电子科学与技术
埋层 N-BL
隔离 P+
基区 P
发射区 N+
引线孔 contact
金属线 metal
钝化孔 pad
A
NW
图形最小间距。
A.同一工艺层内相邻版图图形之间的距离。 例如:同层金属的间距、发
射区扩散的间距、基区扩散
的间距、N阱的间距、N+有
源区的间距、多晶硅的间距
等等。
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3.1.2 几何设计规则
(3)几何图形的最小间距 B. 不同工艺层相关版图图形之间的距离
电源/地线和主要信号线原则上应采用金属层 •多晶硅层的寄生电阻较大,寄生电容也比金属的大, 一般作为MOS管的栅极和较短的布线。 •扩散层的寄生电阻、寄生电容都较大,而且有PN 结漏电,会增加电路功耗。所以很少用扩散区布线, 一般是相邻扩散区之间的自连接。
列方式(staggered)
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集成电路设计原理
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3.2.3 压焊点的排布
(2)排布顺序:
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•由系统特定用途给定或用户给定:这种情况不能改
14 8 变压焊点的排列顺序,需要在单元布局时适当考虑与压焊
点间的便捷连接,减小连线面积和减小信号延迟和串扰。 7 1
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3.2.2 阱区划分原则
以N阱CMOS集成电路为例: •原则上所有衬底电位相同的PMOS管都可以放在 同一个N阱内,衬底电位不相同的PMOS管不能放 在同一个N阱内。
Vcc
PM1、PM2的衬底接电源,
PM1 I1 A PM3 PM4 NM2 NM3 PM2 I2 OUT
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3.2.1 隔离区划分原则
①NPN管 集电极电位不相同的NPN晶体管必须放在不同 的隔离区,而集电极电位相同的NPN晶体管可以放
在同一个隔离区内。
C B
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3.2.1 隔离区划分原则
值的重新定义可方 便地实现适合系列工 艺中任一种工艺的版 图,节省芯片开发时
间,但是对所有尺寸
进行线性缩放后的规
则不能完全代表实际
工艺水准,会以设计 尺寸加大为代价。
合于一种系列工艺.
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3.1.2 几何设计规则
(2)几何图形的最小宽度 宽度是指一个封闭几何图形
自身内边与边之间的距离。
最小宽度是指在保证质量的前提下工艺所能加工出的 图形最小宽度。 例如:发射区扩散最小宽度 隔离扩散区的最小宽度
N阱最小宽度
引线孔最小宽度
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N+有源区最小宽度
金属最小宽度等。
集成电路设计原理
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3.1.2 几何设计规则
(3)几何图形的最小间距 最小间距是指在保证质量的前提下工艺所能加工出的
再以主要单元为核心安排次 主要单元和次要单元,次要 单元尺寸依据它的相关主要
行地址译码
单元进行调整。
信号线走向。
2015/8/4 韩 良 26
地址寄存器 行 地 址 其它控制电路 译 码
译码 控制
寄存器组
加法 存储阵列 控制 地址加法器
•同时考虑I/O排布要求,电源线、地线以及主要
集成电路设计原理
§3-1 版图设计规则
设计规则与厂家的技术水平和设备条
件密切相关,它不是正确与不正确实现集
成电路的严格界限,但是由于它包含了一
定的工艺容差,遵循它进行版图设计可以
保证集成电路高概率地正确实现。
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集成电路设计原理
电子科学与技术
3.1.1 工艺层
集成电路版图是依
数据保存和处理时与图形的直观性
3.2.2 阱区划分原则
•其它类型器件是否需要设立独立的阱,可以参照电隔 离原则确定。
2015/8/4 韩 良 22
集成电路设计原理
电子科学与技术
3.2.3 压焊点的排布
(1)排布形状:压焊点是芯片与封装管腿相连接用
的输入/输出端口(I/O),一般分布在芯片四周。
•I/O较少时通常采用嵌入式
(embed) •I/O较多时通常采用环绕式 排方式(in-line) •I/O很多时通常采用双环错
电子科学与技术
§3-2 版图布局布线
集成电路版图布局设计是在器件以及
单元电路版图设计完成后,解决电路中每
个器件或单元在整体版图中的位置,压焊
点的分布,电源线、地线以及主要信号线
走向等。
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集成电路设计原理
电子科学与技术
3.2.1 隔离区划分原则
双极型集成电路版图(芯片)中分成若干个隔离区 (岛),岛与岛之间是电隔离的,器件设计在隔离岛中, 因此器件间实现了电隔离。 实际设计中并不是所有器件都要单独占据一个隔离 区(岛),因为有些器件是可以共享同一个隔离区的。 是否可以共享同一个隔离区关键是看器件所处的外 延层区域是否可以共享。 多个器件共享一个隔离区,会有效地减小芯片面积。 但是,有时为了布局布线的便捷性,也可以将可以共享 同一个隔离区的器件分放在不同的隔离区中。
成芯片时所必需的光刻 掩膜图形的抽象定义。
2015/8/4 韩 良
字符定 图层 义 标识 NB Nwell Island Active PB PP NE Poly Contact Metal PAD IOA
集成电路设计原理
电子科学与技术
3.1.2 几何设计规则
(1)几何设计规则的种类 m规则:以m为单位的设 计规则是一种绝对单位,适 合于一种特定工艺。 规则:以为单位的设计规 则是一种相对单位,是基于 等比例缩小原理提出的,适
韩
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5-E 2-S
2-S
C
P-sub
集成电路设计原理
9
C
2-W
A
N+
N+
6-W
E B
C
6-W
I
5-W 3-S1
DCE
•由设计者自己决定:这种情况下不仅需要考虑单元与
压焊点间的便捷连接,而且还要考虑压焊点间的串扰问题、 6 2 测试和应用的方便性等等。对规模较大的芯片还要适当增 5 3 4 加电源/地的压焊点数目。
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3.2.4 整体布局 根据单元的主次要关系进行整体布局
电子科学与技术
3.2.4整体布局
控制电路
(3)内布局及分层次布局 较大或复杂,需要 构设计后,每个单元的外部
行 将每个单元再划分 信息如输入/输出信号线位 地 址 成多个子单元,再 置、负载等已确定,依据这 译 码 按主次关系进行布 些信息进行每个单元的内部
数据输出 电路 PLA ALU
•完成芯片版图顶层布局结 如果单元电路仍然 行地址译码 ROM
译码 地址寄存器 控制 存储阵列
其它控制电路
寄存器组
局设计。 布局。 层布局-自下而上版图设计的设计方法。
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加法 控制
地址加法器
•最后从最小的子单元开始设计,这就是自上而下分
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3.2.5 布线层
•金属层的寄生电阻、寄生电容最小,是布线的主体。
的各种距离
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3.1.2 几何设计规则
(4)影响几何设计规则的因素 ①制版能力:制版设备、掩膜版质量、操作水平等
②光刻水平:光刻设备、光刻胶质量、操作水平等
③介质成分、厚度以及杂质分布均匀度等 ④掩膜对准容差:掩膜容差、光刻对准容差(多次性) ⑤横向扩散:与PN结深度有关 ,具有方向性 ⑥耗尽层宽度:与工作电压、杂质浓度有关
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电子科学与技术
第三章 集成电路版图设计基础
集成电路版图就是在一定的工艺条件
下,依据相关的设计规则,按照集成电路
功能和性能要求,设计出包含电路中每个
器件的图形结构、尺寸,以及器件相互间
的位置、连接等物理信息的一套多层次的 几何图形。
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集成电路设计原理
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②PNP管
基极电位不相同的PNP晶体管必须放在不同
的隔离区,而基极电位相同的PNP晶体管可以放
在同一个隔离区内。
Vcc
Vcc T1
T2 Ir Io Ir
Io
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韩
良
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3.2.1 隔离区划分原则
③ NPN与PNP
如果NPN晶体管集电极电位和横向PNP晶体管