寄生效应与器件模型
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器件模型与寄生效应
EE141
1
Complicated MOSFET Capacitance
具体电容值可根据版图和工艺等参数计算，一般可查表。
EE141 2
萨支塘方程
i c
D n
W [( ox L
V
GS
V )V
tn
1 DS 2
V
2 DS
]
i
D
W 1 c 2 n ox L
(V GS V tn)
EE141 16
MOS场效应晶体管及其SPICE模型
MOS管的结构尺寸缩小到亚微米范围后，多维的物理效应和寄生 效应使得对MOS管的模型描述带来了困难。模型越复杂，模型参 数越多，其模拟的精度越高。但高精度与模拟的效率相矛盾。依 据不同需要，常将MOS模型分成不同级别。SPICE2中提供了几 种MOS场效应管模型，并用变量LEVEL来指定所用的模型。 LEVEL＝1 MOS1模型 Shichman-Hodges模型 LEVEL＝2 MOS2模型 二维解析模型 LEVEL＝3 MOS3模型 半经验短沟道模型 LEVEL＝4 MOS4模型 BSIM（Berkeley short-channel IGFET model）模型
EE141
28
互连线主宰芯片性能！ 互连线主宰芯片性能！
奔腾 4 芯片
制造工艺: 0.13um 元件数： 5.5x107 时钟速度：3.2GHz 芯片面积：146毫米2
布线层： 8层 连线总长：1千米 时钟线长：数米
EE141 29
电源网络
VDD
VDD VDD
VDD
EE141 30
EE141
13
Small signal model with body effect
EE141
14
Small signal model with parasitic capacitances
gm gs
2 n cox W i D
L
gm 2 V SB 2 F iD
ds 1
EE141
19
漏极电容
影响CMOS电路速度的，除了“内部”节点的寄生电容和体 效应之外，还有漏极电容的影响。 CMOS电路对直流而言，P管与N管是串联的，但对信号而 言，P管与N管是并联的。两个管子的漏极并联在一起，因 此这两个管子的漏极结电容将与下一级的栅极电容（或输 入电容）和一些连线电容组成了本级的负载电容CL。 在NOR和NAND门电路中，P侧或N侧并联的管子不少，将 有许许多多漏极电容对CL作出贡献，因此不得不考虑这个 问题。
EE141
7
The equivalent resistance and current source
W iD n L
c (V
ox
GS
V tn )V DS
（忽略原式中二次项）
V r i
ds
DS D
1 W n L c ox (V V tn)
GS
EE141
8
Diagram used to determine average resistance of a MOSFET during switching
V r i
ds
DS D
W n L
2 .5 c ox (V V tn )
GS
EE141
9
gain
EE141
10
gain
gain
V V
out in
(
g
m 1
g
m2
)(
r
ds 1
II
r
ds 2
)
gain＝15－50
EE141
11
体效应 Body effect
在一般的讨论中，衬底都是与源极连在一起的，并且 与地相连而等位。
2
i c
D
n
W ( ox L
V
GS
V )V
tn
DS
EE141
3
Modeling of an N-channel MOS transistor having a large drain-source voltage and therefore operate in the active region
0 .6 m
So, if voltage is settled down, the current quantity of the model is only determined by the ratio of W/L.
i
D
c
n
ox
2
W L
(V GS V tn)
2
i
D
W n L
c [(V
kds 2L V DS V eff 0 2 k s 0 kds
qNA
15
EE141
晶体管及其SPICE模型 双极型晶体管模型： （1） Ebers-Moll（即EM）模型 ——Ebers和Moll于1954年提出 （2）Gummel-Poon（即GP）模型 ——Gummel和Poon 于1970年提出
EE141 20
漏极电容
设有一2输入端的NOR门。从线路上来看，输出端VO被 连接到一个P管漏极和二个N管漏极，即有三个漏极电容 对CL有贡献。但实际上漏极电容与具体的版图设计有关。
EE141
21
漏极电容
常规版图设计如图。P侧 是两管串联，故只有一个 漏极有贡献。 N侧的两个管子是由一条 金属线并联连接的，因而 这两个N管的漏极结电容 并联地对输出CL有贡献。 其结果与线路图分析一样。
ox
GS
V )V
tn
DS
V
2 DS
2
]
EE141
6
Modeling of an N-channel MOS transistor having a small drain-source voltage and therefore operate in the TRIODE region
a) for low frequencies, b) for transient
EE141
27
抑制逻辑树中寄生效应的措施
1）在逻辑树内的“内部”节点电容应尽量小。 2）NOR结构比NAND结构好。
3 ）将加到逻辑树的各输入信号在时序上排队， 把最 迟到达的信号安置在靠近输出的地方；把先到的信 号安置在靠近地的地方。这样，先到达的一些输入 信号将能释放“内部”节点上存储的电荷，使得晚到 的信号仍能及时打开开关，把体效应降到最低限度。
D n ox GS tn
DS
V
2 DS
2
]
Current source is not related to parasitic capacitance EE141
5
Related parameters
n 0.05 m 2 / V .s p0.02m 2 /V .s
2 3 . 5 fF / , m cox
EE141 17
Latch-Up 闩锁效应
MOS 管中寄生的npn和pnp晶体管。
EE141
18
The equivalent circuit of the parasitic transistors and the voltages after latch-up
当一个三极管正偏时就会构成正反馈形成闩锁。
N
pቤተ መጻሕፍቲ ባይዱ
如果源-衬底不等位且衬底相对于源加了反相电位，就 会使沟道与衬底间的耗尽层增宽而包含更多的电荷， 必须加强栅电位才能形成沟道，致使阈值电压上升。
EE141 12
Body effect
VDS= VGS-Vtn
V V tn
V
GS
DS
要维持VDS不变， VGS就要提高
is quantity greater than 1
a) for low frequencies, b) for transient
a
gate electrode is isolated
b
EE141
4
The equivalent current source
a
b
iD
或者：
cox W n
2 L
(V GS V tn)
2
W [(V V )V i c L
Example：let
F A B C D
要实现这个布尔方程，N侧的逻辑树将如下图所示。 问题是它在电路中应怎么放置。
EE141
24
方案一
EE141
25
方案二
EE141
26
方案比较
两个方案比较结果是，第一方案好。故，在N 侧逻辑树中应当把并联管子数目较多的端点放 在地侧，把管子数少的或只有一个管子的放在 输出侧。 其实，在 F A B CD 这样一个处理器中，信 号 D 往往是最后到达的。故将 D 放在输出端上 也是合理的。
Vss
EE141
22
漏极电容
若将其中两个N管共享一个 漏极，可合并两个N管漏极 之间的连线，这样总共只有 二个漏极对CL有贡献，其中 一个在P侧，另一个在N侧， 可明显减小输出电容。 此设计也表明信号线同电源 线正交是有利的。 由此可见，只要版图设计得 当，可以减小输出电容，提 高电路速度。
EE141 23
全芯片参数提取面临的问题
铜工艺下的多介质 复杂结构
互连系统百万个寄 生参数的计算
TiN Cu
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1
Complicated MOSFET Capacitance
具体电容值可根据版图和工艺等参数计算，一般可查表。
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萨支塘方程
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W [( ox L
V
GS
V )V
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1 DS 2
V
2 DS
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W 1 c 2 n ox L
(V GS V tn)
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MOS场效应晶体管及其SPICE模型
MOS管的结构尺寸缩小到亚微米范围后，多维的物理效应和寄生 效应使得对MOS管的模型描述带来了困难。模型越复杂，模型参 数越多，其模拟的精度越高。但高精度与模拟的效率相矛盾。依 据不同需要，常将MOS模型分成不同级别。SPICE2中提供了几 种MOS场效应管模型，并用变量LEVEL来指定所用的模型。 LEVEL＝1 MOS1模型 Shichman-Hodges模型 LEVEL＝2 MOS2模型 二维解析模型 LEVEL＝3 MOS3模型 半经验短沟道模型 LEVEL＝4 MOS4模型 BSIM（Berkeley short-channel IGFET model）模型
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互连线主宰芯片性能！ 互连线主宰芯片性能！
奔腾 4 芯片
制造工艺: 0.13um 元件数： 5.5x107 时钟速度：3.2GHz 芯片面积：146毫米2
布线层： 8层 连线总长：1千米 时钟线长：数米
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电源网络
VDD
VDD VDD
VDD
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Small signal model with body effect
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Small signal model with parasitic capacitances
gm gs
2 n cox W i D
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gm 2 V SB 2 F iD
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漏极电容
影响CMOS电路速度的，除了“内部”节点的寄生电容和体 效应之外，还有漏极电容的影响。 CMOS电路对直流而言，P管与N管是串联的，但对信号而 言，P管与N管是并联的。两个管子的漏极并联在一起，因 此这两个管子的漏极结电容将与下一级的栅极电容（或输 入电容）和一些连线电容组成了本级的负载电容CL。 在NOR和NAND门电路中，P侧或N侧并联的管子不少，将 有许许多多漏极电容对CL作出贡献，因此不得不考虑这个 问题。
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The equivalent resistance and current source
W iD n L
c (V
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GS
V tn )V DS
（忽略原式中二次项）
V r i
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DS D
1 W n L c ox (V V tn)
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Diagram used to determine average resistance of a MOSFET during switching
V r i
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DS D
W n L
2 .5 c ox (V V tn )
GS
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EE141
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gain
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V V
out in
(
g
m 1
g
m2
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ds 1
II
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ds 2
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gain＝15－50
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体效应 Body effect
在一般的讨论中，衬底都是与源极连在一起的，并且 与地相连而等位。
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W ( ox L
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V )V
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Modeling of an N-channel MOS transistor having a large drain-source voltage and therefore operate in the active region
0 .6 m
So, if voltage is settled down, the current quantity of the model is only determined by the ratio of W/L.
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(V GS V tn)
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W n L
c [(V
kds 2L V DS V eff 0 2 k s 0 kds
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晶体管及其SPICE模型 双极型晶体管模型： （1） Ebers-Moll（即EM）模型 ——Ebers和Moll于1954年提出 （2）Gummel-Poon（即GP）模型 ——Gummel和Poon 于1970年提出
EE141 20
漏极电容
设有一2输入端的NOR门。从线路上来看，输出端VO被 连接到一个P管漏极和二个N管漏极，即有三个漏极电容 对CL有贡献。但实际上漏极电容与具体的版图设计有关。
EE141
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漏极电容
常规版图设计如图。P侧 是两管串联，故只有一个 漏极有贡献。 N侧的两个管子是由一条 金属线并联连接的，因而 这两个N管的漏极结电容 并联地对输出CL有贡献。 其结果与线路图分析一样。
ox
GS
V )V
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2 DS
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Modeling of an N-channel MOS transistor having a small drain-source voltage and therefore operate in the TRIODE region
a) for low frequencies, b) for transient
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抑制逻辑树中寄生效应的措施
1）在逻辑树内的“内部”节点电容应尽量小。 2）NOR结构比NAND结构好。
3 ）将加到逻辑树的各输入信号在时序上排队， 把最 迟到达的信号安置在靠近输出的地方；把先到的信 号安置在靠近地的地方。这样，先到达的一些输入 信号将能释放“内部”节点上存储的电荷，使得晚到 的信号仍能及时打开开关，把体效应降到最低限度。
D n ox GS tn
DS
V
2 DS
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Current source is not related to parasitic capacitance EE141
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Related parameters
n 0.05 m 2 / V .s p0.02m 2 /V .s
2 3 . 5 fF / , m cox
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Latch-Up 闩锁效应
MOS 管中寄生的npn和pnp晶体管。
EE141
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The equivalent circuit of the parasitic transistors and the voltages after latch-up
当一个三极管正偏时就会构成正反馈形成闩锁。
N
pቤተ መጻሕፍቲ ባይዱ
如果源-衬底不等位且衬底相对于源加了反相电位，就 会使沟道与衬底间的耗尽层增宽而包含更多的电荷， 必须加强栅电位才能形成沟道，致使阈值电压上升。
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Body effect
VDS= VGS-Vtn
V V tn
V
GS
DS
要维持VDS不变， VGS就要提高
is quantity greater than 1
a) for low frequencies, b) for transient
a
gate electrode is isolated
b
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The equivalent current source
a
b
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或者：
cox W n
2 L
(V GS V tn)
2
W [(V V )V i c L
Example：let
F A B C D
要实现这个布尔方程，N侧的逻辑树将如下图所示。 问题是它在电路中应怎么放置。
EE141
24
方案一
EE141
25
方案二
EE141
26
方案比较
两个方案比较结果是，第一方案好。故，在N 侧逻辑树中应当把并联管子数目较多的端点放 在地侧，把管子数少的或只有一个管子的放在 输出侧。 其实，在 F A B CD 这样一个处理器中，信 号 D 往往是最后到达的。故将 D 放在输出端上 也是合理的。
Vss
EE141
22
漏极电容
若将其中两个N管共享一个 漏极，可合并两个N管漏极 之间的连线，这样总共只有 二个漏极对CL有贡献，其中 一个在P侧，另一个在N侧， 可明显减小输出电容。 此设计也表明信号线同电源 线正交是有利的。 由此可见，只要版图设计得 当，可以减小输出电容，提 高电路速度。
EE141 23
全芯片参数提取面临的问题
铜工艺下的多介质 复杂结构
互连系统百万个寄 生参数的计算
TiN Cu
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