寄生效应与器件模型

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完整3D IC寄生参数提取

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ＩＬ
一
封装
【ｌ】国集成电路
ＣｈｉｎａＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ
４结论
参考文献
白光ＬＥＤ封装制程中，荧光粉的沉降现象显著
地引起产品ＣＩＥ — ＸＹ坐标漂移．并导致光色参数变化因此，住闩光ＬＥＤ封装制程中，利用沉降理论和实验总结的不同规格产品在不同沉降时间下ＣＩＥ — ＸＹ坐标漂移、色温和显指等光色参数变化的规律，应用于湿测：ｌ艺，可以提前预判成晶的光色参数，对产
括硅过孑Ｌ（ＴＳＶ），即提取ＴＳＶ时，芯片可作为用于仿真建模的器件或寄生模型。但是我们真的可以将芯片到芯片和芯片到焊球的互连视为理想状况吗？有很多耦合交互可能会产
生影响，例如微凸块／柱形寄生效应、微凸块到微凸块的耦合寄生效应、凸块与芯片顶端布线层之间的耦合，甚至是两个堆叠芯片的顶端布线层之间的耦
以单独提取接口，然后将这些组件级的寄生效应与
子电路的芯片级寄生效应整合在一起。第二种，我们可以提取 “ ｉｎｃｏｎｔｅｘｔ ”的所有芯片贴装，即在了解它
芯片。这些理论上都可以实现，但需要大量关于ＬＶＳ规则编码的专业知识。对于较简单的３Ｄ设计，我们可以避免这种费力的方法。我们假定，在理想情况下，最重要的寄生效应来自单个芯片寄生效应本身，并且芯片之间的寄生效应是可以忽略不计的。在这种情况下，假设

考虑MOS效应的锥型硅通孔寄生电容解析模型

ｅｆｆｅｃｔｉｓｐｒｏｐｏｓｅｄｂｙｓｏｌｖｉｎｇＰｏｉｓｓｏｎ ’ Ｓｅｑｕａｔｉｏｎ．ＡｃｏｍｐａｒｉｓｏｎｂｅｔｗｅｅｎｔｈｅａｎａｌｙｔｉｃａｌｍｏｄｅｌａｎｄＡｎｓｏｆｔＱ３Ｄ
铜材料ＴＳＶ，对比了解析模型与ＡｎｓｏｆＱ３Ｄ参数提取模型，得出在偏置电压为一０．４Ｖ，Ｏ．５Ｖ和１．０Ｖ时，对于锥型ＴＳＶ侧面倾角为７５。，８０。，８５。和９０。４种情况，多个参数变化时解析模型最大均方根误差分别为６．１２％，４．３７％，
大约为１９ｄＢ，，的最大增幅大约为０．０１ｄＢ，锥型ＴＳＶ的传输性能得到改善。
关键词：集成电路；锥型硅通孔；寄生电容；ＭＯＳ效应；泊松方程
中图分类号：ＴＮ４０２ＤＯＩ：１０．３７２４／ＳＰ．Ｊ．１１４６．２０１２．０１６１８
文献标识码：Ａ
文章编号：１００９ — ５８９６（２０１３）１２ — ３０１１－０７
ＡｎａｌｙｔｉｃａｌＭｏｄｅｌｆｏｒＰａｒａｓｉｔｉｃＣａｐａｃｉｔａｎｃｅｏｆＴａｐｅｒｅｄＴｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ－ｖｉａｓｗｉｔｈＭＯＳＥｆｆｅｃｔ

SOICMOS工艺及产品介绍

占的比例大于体硅器件，降低了阈值电压漂移量，短沟道效应较弱 --低漏压下，SOI MOS器件的短沟效应与硅膜厚的关系 1. FD区域 Vt漂移随膜厚增大而增大 2. PD区域 Vt漂移对膜厚的变化不敏感 3. 中间区域，Vt漂移存在峰值
图：长沟道（左）和短沟道（右）体硅器件与SOI器件中耗尽区电荷分布示意图，Qdep是栅控耗尽层电荷
➢SOI器件分类
--根据硅膜厚度和硅膜中掺杂浓度情况，SOI MOSFET器件可以分为三种不同的类型：厚膜器件、薄膜器件和“中等膜厚”器件。划分的主要依据是栅下最大耗尽层宽度xdmax：
1.厚膜SOI器件，硅膜厚度大于2xdmax，通常为1000~2000Å，这种器件又称为部分耗尽器件（PD：Partially Depleted）。
--缺点
1）界面缺陷和顶部硅薄层的均匀性（硅厚度的10%）难以控制；
2）不能得到顶部硅膜很薄的SOI结构；
4. 智能剥离SOI技术(Smart-Cut)
Smart-Cut原理示意图 -- 氧化：将硅片B热氧化一层二氧化硅，将作为SOI 材料的隐埋氧化层。 -- 离子注入：室温下，以一定能量向硅片A注入一定剂量的H+，用以在硅表面层下
可控性好，硅-绝缘介质层界面特性较好。
--缺点 1）缺陷密度较高（>104cm-2），硅膜的质量不如体单晶硅。 2）埋层SiO2的质量不如热生长的SiO2。 3）需要昂贵的大束流注氧专用机；退火炉进行高温长时间退火，因而成本较高。
3. 硅片键合SOI技术(BSOI)
--将两个抛光好的硅片，表面生长氧化层，
➢SOI器件浮体效应
--PD SOI MOS器件的体区处于悬浮状态，使碰撞电离的电荷无法迅速地移走，出现浮体效应 1. Kink效应 1）PD SOI NMOS器件，在足够高的Vd下，沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子空穴对，空穴向较低电势的中性体区移动，并堆积在体区，抬高体区的电势，使得体-源结正偏。从而Vt降低而漏端电流增加。 2）PD SOI PMOS器件的Kink效应不显著。因为空穴的电离率较低，碰撞电离产生的电子-空穴对远低于NMOS管，所以Kink效应不显著。 3）FD SOI器件无Kink效应，因为体-源的势垒相对较小，碰撞电离的空穴直接流向源区，在源区被复合，硅膜中不存在过剩的载流子。即无Kink效应。 4）Kink 效应可以增大电流和跨导，利于速度的提高，对数字电路的性能有一定好处，但Kink 效应会带来电导的突然增加，影响模拟电路的输出阻抗和增益，十分有害。同时，Kink 效应具有频率o以及倒阱结构 --应变沟道 --高K值栅介质材料 --新衬底材料SOI --新化合物衬底材料

寄生电容等效电路

寄生电容等效电路
寄生电容等效电路是一种电路模型，它用于分析和设计电子电路时，将电路中的寄生电容效应考虑在内。

寄生电容通常不是电路设计的一部分，而是由于电路元件和布线之间的相互电容影响而产生的。

在高频应用中，寄生电容对电路的性能有着显著的影响，因此需要在电路设计中予以考虑。

寄生电容等效电路通常包括以下部分。

1.耦合电容（C_c）：用于模拟电路中信号源和负载之间的电容耦合效应。

2.旁路电容（C_b）：用于模拟电路中电源和地之间的电容连接，通常用于滤波或电源去耦。

3.寄生电容（C_p）：包括电路中由于元件布局和布线产生的所有寄生电容，如芯片引脚电容、电感等效电容（ES L）、电阻等效电容（ESR）等。

4.负载电容（C_l）：用于模拟电路负载的电容特性。

在分析寄生电容等效电路时，通常会使用波特图（Bod e Plot）来表示电路的频率响应，包括幅频特性和相频特性。

通过这种方式，可以了解电路在不同频率下的增益和相位变化，从而对电路的设计进行优化，以确保电路在预定的频率范围内具有良好的性能。

在设计高频电路时，寄生电容的影响尤其重要，因为它
们会导致电路的带宽降低，增益下降，以及相位偏移。

因此，了解和考虑寄生电容等效电路对于设计稳定和高效的高频电子系统至关重要。

第二章集成电路中的元器件及其寄生效应

VF=VBCF BV=BVBE
Cj = Cc+ Ce
C p= C s
有寄生PNP管
P+
B E N P
+
C N
+
N–-epi P-Sub
P+
4. C开路，Ic=0击穿电压低于BC短接
VF=VBEF
BV=BVBE
Cj = Ce
Cp= Cc*Cs /(Cc+ Cs）
有寄生PNP管 P+ E B N P
+
齐纳二极管的特性要求
①动态电阻小 ②击穿电压稳定 ③噪声小
一般用BE结，缺点：在表面处两侧浓度都最高，且易受表面影响 E B N P
+
VBO
I V
C N
+
P+
N–-epi P-Sub
P+
§2-6 肖特基二极管及肖特基晶体管
思考题
1.肖特基二极管的特点是什么？ 2.肖特基晶体管的结构和工作原理是什么？ 3.设计肖特基二极管和肖特基晶体管时应注意什么？
I2 = -F 1 -C B 1 SR
IES (eVBE/VT-1) B I VBC/VT-1) ICS (e B ISS (eVSC/VT-1)
VB
C
N P
C
IC IS
VSC
I
3
结电压结电流端电流
I A= 1 V I2 V
BE=0 SC=0
S
BE=0 BC=0
= -R = -F
I C= 2 V I3 V
从上面的分析可以看出，半导体的导电能力随外加电场强度的变化而变化， MOS管正是利用这种半导体的表面场效应原理而进行工作的。

集成电路中的器件及模型chap3-1

S (b ) NMOS D G
D PMOS S
S (c)
D
S (d )
D
MOS管阈值电压
Conditions – 阈值电压VT
S + VGS G D
n+
n+
n-channel p-substrate B
Depletion Region
NMOS晶体管VGS为正，显示耗尽区和感应的沟道 EE141
4
13
（二）窄沟效应（1 ）有效沟道宽度： 1. 鸟嘴 2. 场注（2 ）沟宽方向上的边缘场使耗尽电荷增加
14
（三）迁移率变化（1 ）影响迁移率的因素 1. 2. 3. 4. 载流子的类型随掺杂浓度增加而减小随温度增加而减小随沟道纵向、横向电场增加而减小
（2 ）迁移率的纵向电场退化（3 ）迁移率的横向电场退化
VGS - V T
VDS
20
ID与VGS 的关系
21
漏极电流和电压关系
饱和电流和VGS关系，长沟道器件中是平方关系短沟道降低VGS不会像长沟晶体管那样显著
6 5 4 ID (A) 3 2 1 0 0 x 10
-4
VGS= 2.5 V
x 10 2.5
-4
VGS= 2.5 V
2
Resistive Saturation VDS = VGS - VT
1 VDD / 2
VDD / 2
VDD

V 3 VDD 7 dV (1 VDD ) I DSAT (1 V ) 4 I DSAT 9
Mos管等效电阻与电源电压VDD关系
7 x 10
5
6 5
1.电阻反比于器件的 (W/L)。晶体管的宽度加倍则使电阻减半（因 IDSAT与W/L成正比）

VDMOS等效电路的SPICE模型

Abstract : The para sit ical effect s in t he VDM OS device and t he i nfl uence caused by t he para si tical effect s are anal ysed , a SPICE model of t he equi valent ci rcui t of VDMO S is given. By using t he M IDICI sim ulation t ool , t he el ect ri cal charact eri stics of different bia s volt ages are obt ai ned , so t he para met ers needed i n t he SPICE sim ul ation a re ext racted. Then , i mplement s t he DC a nal ysi s and t ransient analysi s by t he SP ICE si mula tion t ool , a nd plot t he elect rical charact eristi c cur ve dia gram , t he si mul at io n res ult s are i n good a2 greement wi t h t he re sult s o btained from t he M EDICI sim ul ation tool. Key wor ds :VDMOS ; equivalent circuit ; SPICE ; circuit si mulation EEACC :2570F
区构成 J F ET 的栅极 , N - 漂移区构成 J FET 的漏极.如图 2 所示 ,当漏极电压升高或漏极电流变大时 ,PN 结反偏 , P 体区对 N - 漂移区的耗尽扩展影响了电流通路 ,耗尽层展宽 ,J FE T 电流导通沟道变窄 ,相当于引起 J FE T 的 Pinchi ng Off 效应. 当 P 体区之间的距离越来越小时 , 寄生 J F ET 将对 VD2 MO S 性能产生重要影响. 随着微电子工艺从微米向亚微米发展 ,VDMO S 单胞越来越密 , P 体区之间的距离越来越小. 寄生 J F ET 将增加颈区电阻 ,同时也将引起准饱和效应 ,限制了漏极的最大电流.

PN结寄生效应

Cgd: 电容的 GD 边缘效应和交迭效应（所有的寄生效应） Csb, Cgb,CDB: 损耗电容将这些电容添加到我们的模型中：
Clif Fonsad,10/03
第 14 讲-第第 14 页
6.012-微电子器件与电路
第 14 讲线性等效电路—总结
● 模拟电路设计；小信号模型线性放大和信号处理数字电路究其根本仍是模拟电路 ● 线性等效电路：它完全取决与偏移点 Pn 二极管：
下一页继续
第14讲-第六页
● 对于p-n结二极管的线性等效电路(LEC):
我们从端子特性的静态模型开始:
在VAB附近线性化iD ,这样我们将用Q表示(静态工作点):
我们定义二极管的等效增量电导gd为:
我们使用我们的符号得到:
结束: 相应的LEC电路如右边所示:
Clif Fonsad,10/03
第14讲-第七页
Clif Fonsad,10/03
第14讲-第一页
电路符号:
BJT:
npn
pnp
pnp
在电路中作为频率定位
MOSFET: 线性 n-通道数字线性数字 p-通道（通常用于电路定位）
Clif Fonsad,10/03
第14讲-第二页
输出特性:
BJT：npn
Clif Fonsad,10/03
第14讲-第三页
将这些电容加入到我们的模型中：
Clif Fonsad,10/03
第14讲-第十一页
● 静态 MOSFET 的线性等效电路： ●
在饱和状态时，我们的模型是：
其中，
因为 i G 和 iB 等于 0，它们已经是线形的了，我们就能关注 i D，将 i D 在 Q 点附近线形化就能得到：

第二章集成电路中的晶体管及其寄生效应

耗尽层势垒电容Cj

(1)利用劳伦斯-沃纳曲线（该曲线是在耗尽层近似和恒定衬底浓度的条件下获得的，只能用来计算反偏的pn结）
劳伦斯-沃纳曲线
10
5
10 5 2 10 14

13
10 5 2 2 10 5 5 10 5 2
15 14

10 13 5

2 5 5
pF/2
pF/2
5
10

图形是窄条型）；尽可能使集电区包围发射区 2、在工艺上采用增大结深及采用埋层工艺的办法
（1.1）横向PNP管的直流电流放大倍数

横向PNP本身结构上的限制
1、横向平均基区宽度不可能做得太小
2、发射极的注入效率低 3、表面复合影响大
（1.2）横向PNP管的特征频率fT

横向PNP管的有效基区宽度大埋层的抑制作用，使折回集电极的少子路径增加空穴的扩散系数只有电子扩散系数的1/3左右
尽可能使集电区包围发射区2在工艺上采用增大结深及采用埋层工艺的办法11横向pnp管的直流电流放大倍数11横向pnp管的直流电流放大倍数?横向pnp本身结构上的限制1横向平均基区宽度不可能做得太小2发射极的注入效率低3表面复合影响大12横向pnp管的特征频率ft?横向pnp管的有效基区宽度大?埋层的抑制作用使折回集电极的少子路径增加?空穴的扩散系数只有电子扩散系数的13左右提高横向pnp管的特征频率ft措施?增加结深xjc是否与工艺兼容?减小发射区尺寸?提高工艺精度减小等效基区宽度?降低外延层掺杂浓度提高横向pnp管发射区掺杂浓度是否与工艺兼容13横向pnp管开始发生大注入时的临界电流icr由晶体管原理

消除自锁现象的措施
消除自锁现象的版图设计；消除自锁现象的工艺考虑；其他措施：

集成电路中的元器件及其寄生效应

3
2.1.1 集成NPN晶体管的结构平面图等效 B(P) 电路 PNP 图 S(P)
E(N+)
NPN
C(N) E
N + P N P
剖面 P+ 图
P-Sub
E B N P
+
C
N+
N–-epi
P+
等效 B 结构图
C S
4
2.1.2 集成NPN晶体管与分立NPN晶体管的差别 E(N+) （1）四层三结结构，构 B(P) NPN 成了一个寄生的PNP PNP 晶体管（有源寄生） C(N) （2）电极都从上表面引 S(P) 出，造成电极的串联电阻和电容增大（无源寄生） P+
we dce wc le
lc
R5 R4
hb
R
3
R1 R2
hc
9
2.1.4 集成NPN晶体管的无源寄生效应（2）基极和发射极寄生电阻基极串联电阻引起发射极电流集边效应，还影响高频增益和噪声性能。主要由R2、R3决定（ R1可以忽略）。发射极串联电阻很小，一般可以忽略。
R3 R
2
R1
10
P-Sub
5
E B N P –
+
C
N+
N -epi
P+
2.1.3 集成NPN晶体管的有源寄生效应（1）NPN晶体管正向有源时
放大区：发射结正偏，集电结反偏 B(P) NPN PNP S(P)
E(N+)
VBC<0 VSC<0 寄生PNP晶体管截止,
C(N) E(N+)
等效为寄生电容 E B N P

电阻高频等效模型

电阻高频等效模型电阻的高频等效模型是一个非常重要的概念，它涉及到电阻在高频条件下的性能表现。

在高频情况下，电阻的等效模型由电阻、电感、电容三部分构成。

这些元件之间相互作用，共同影响着电阻的性能。

首先，电阻是电路中最为常见的元件之一，它的作用是阻碍电流的流动。

在高频情况下，电阻的阻值可能会发生变化，这主要是由于寄生效应的影响。

寄生效应是指电阻内部的寄生电容和寄生电感对电阻性能的影响。

寄生电容是由于电阻两端之间的金属引脚之间存在的电场而产生的。

寄生电感则是由于电阻内部的金属导线存在磁场的缘故。

在高频情况下，寄生电容和寄生电感的存在会对电阻的性能产生较大的影响。

寄生电容的存在会使电阻的阻值降低，同时使电流通过电阻时的相位滞后。

寄生电感则会使电阻的阻值增大，同时使电流通过电阻时的相位超前。

因此，在高频情况下，我们需要考虑寄生效应对电阻性能的影响，以确保电路的正常运行。

此外，数字电路中的电源线可能会产生高频干扰，这些干扰可能会通过电源线传播到整个电路中。

寄生电感L s 的存在可以起到隔离数字干扰的作用。

当数字电路中的电源线产生高频干扰时，寄生电感L s 的阻抗会远大于1Ω，从而阻止干扰信号的传播。

在开关电路中，当开关断开时，主电路的寄生电感L s 为了阻止电流变化，会产生高压加载在开关上，可能会将开关击穿。

因此，在设计开关电路时，需要考虑寄生电感的影响，以确保电路的安全性和稳定性。

综上所述，电阻的高频等效模型是一个非常重要的概念，它涉及到电阻在高频条件下的性能表现。

在高频情况下，我们必须同时考虑电阻、电感、电容三者的相互影响，以确保电路的正常运行和安全性。

在设计电路时，我们应该充分考虑寄生效应对电阻性能的影响，以获得最佳的电路性能。

集成电路中的晶体管及寄生效应

25
六种集成二极管的特性比较
BC短接二极管,没有寄生PN P效应, 。
26
集成齐纳二极管和次表面齐纳管
IC中，齐纳二极管一般是反向工作BC短接二极管。次表面齐纳二极管设法把击穿由表面引入体内。扩散法: 在N+发射区内加一道P+扩散. 离子注入: P型基区扩散N+发射区扩散后,增加一次硼离子注入.
30
2.7 MOS集成电路中的有源寄生效应
1 场区寄生M当互连铝线跨过场氧区B、C两个扩散区时，如果互连铝线电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。
31
场区寄生MOSFET
图2.26
10
NPN管工作于截止区 VBC(npn)<0 VEB(pnp)<0 VBE(npn)<0，VCS (npn)>0 VBC(pnp)>0

寄生PNP管截止
NPN管工作于放大区
VBE(npn)>0
VBC(npn)<0 VEB(pnp)<0 VCS (npn)>0 VBC(pnp)>0
15
2.3 集成双极晶体管的无源寄生效应
CCS1 CBE
CCS2
CCS2
2-3
由图2-3可归纳出集成NPN管的无源寄生效应包括：寄生电阻 res（1~3Ω），rcs （加埋层，磷穿透工艺），rb 寄生电容： CD 扩散电容， CJ 势垒电容（CBE，CBC， CCS）， Cpad 焊盘电容。
集成电路中的无源寄生将影响集成电路的瞬态特性。
8
IE
IB
I1 I2 I3 I S’

基于电磁仿真和测试的表面贴装器件建模

麦克斯韦方程的数值方法在处理复杂结构的器件建模问题中已经成为不可或缺的有用工具。近年来，计算机辅助设计用于分析任意三维连接器的问题有
了长足的发展，有越来越多的电磁问题使用计算机辅助设计工具来解决［。测量法是先制造再设４］
１Ｈ测试和仿真吻合良好，中相位的吻合更为８Ｇｚ其
且
重要，因为相位更易受到各种干扰，超过１Ｈ而８Ｇｚ
＾Ｑ
）／
吻合度降低，为ＳＡ接头的最高工作频率既是因Ｍ１Ｈ，过此频率的测量结果本身就是不可靠８Ｇｚ超的。这一吻合结果验证了仿真中所建立的测试夹具
（）３
图８ＤＡＳ中１０ｎ电阻的等效电路模型０
ＧｊｉＲｉＢｎ＋－
Ｅｏ２＋Ｃ（ｔＬ）ＬｊＲ＋ｅ－
—
（）４
在谐振点（，ｉ０，入阻抗为ｉＢ）输＝
Ｒ／ｉＲｔＬ／ｉ＝１Ｇ＋ｏＲ＝（）５
属材料是可伐金。属的内部尺寸是３金０ｍｍｘ５ｍｍ２ｘ２ｍｍ，边的微带线具有对称结构，尺寸为１两其１．ｍｘ．ｍｘ．２ｍｍ，片的材料是Ｒｇｒ２５ｍ１５ｍ００基ｏｅｓ５８，有介电常数Ｅ＝．厚度０５ｍｍ对于８０具，２２和．这个尺寸，微带线的特性阻抗为Ｚ＝０Ｑ。“ ５短路 ”

基于各种快速Spice仿真器的Post-Layout寄生效应验证

基于各种快速Spice仿真器的Post-Layout寄生效应验证孙肖林【摘要】现在的深亚微米工艺使用复杂的多层金属结构与先进电介质材料,随着工艺的进步,集成电路的器件尺寸越来越小,金属互连线做得越来越细,金属互连产生的寄生效应对电路性能的影响也越来越明显,各种各样的问题譬如由耦合电容产生了串扰噪声和延迟,IR drop引起的电压降,高电流密度引起的电迁移效应,以及混合信号设计中DC-path泄漏已经成为非常普遍的问题.对于整个芯片,在post-layout 仿真时加上提取的寄生参数,有助于在设计中精确地分析每个寄生效应.快速Spice 仿真器具有大的数据处理的容量和高的处理效率,因此这种仿真流程在设计中已经被广泛地应用.讨论如何在各种模式的仿真器(如UltraSim,NanoSim和HSIM)中选择合适的仿真器来进行post-layout仿真,以及不同的选择会有什么样不同的结果,另外还将对一些post-layout仿真结果进行分析.【期刊名称】《现代电子技术》【年(卷),期】2007(030)022【总页数】3页(P69-71)【关键词】快速Spice仿真器;串扰;IR drop电迁移效应;DC-path泄漏【作者】孙肖林【作者单位】东南大学IC学院,江苏,南京,210096【正文语种】中文【中图分类】TN41;TP331 引言器件的几何尺寸缩小到深亚微米，使得越来越复杂的数字式处理器、存储器和高性能的模拟信号/混合信号功能模块集成在一快芯片，形成数模混合的系统芯片(SoC)。

无线应用产品譬如手机和无线区域网不断地给SoC提出新的要求，无线通讯市场的发展急需一种高容量仿真器来处理一些复杂的设计，例如RF电路或MS(混合信号)电路。

传统Spice类电路仿真器,会建立一个专门的算法来模拟电路，精度较高，但是仿真速度太慢，以至于不能仿真一个完整的电路譬如RF PLL或 ADC/DAC。

想要加速仿真，仿真器必须有一种合理的算法来恰当地分割数据，以支持多种电路模型，不管是复杂模型还是简单模型都可以根据精度需求灵活设置。

寄生参数效应的共模扼流圈集中参数建模

黄诗友，王世山，永生崔
（京航空航天大学，苏南京南江２０１）１０６
摘要：为分析传导Ｅ用共模扼流圈寄生参数的效应和预测Ｅ滤波器的高频特征，ＭＩＭＩ需要建立其寄生参数的模型，
为此提出了基于阻抗测量实现共模扼流圈集中参数的建模方法，型包括共模电感、模漏感、绕组寄生电容等参数。基
ＡｂｔａｔＴｈｉｈｆｅｕｎｙｍｏｅｆｏｓｒｃ：ｅｈｇｒｑｅｃｄｌｏｍｍｏｄｈｋｓｂｓｄｏ￣ｕｅｎｔｏＳｉｔｄｃｄＡａｉｒｃ— ｃｎｍｏｅｃｏｅａｅｎｍｅｒｍｅｔｍｅｈｄｉｎｒｕｅ．ｂｓｐｉｉｏｃｎｐｅｔｘｒｃｈｔｙｃｐｃｔｎｅｉｉｕｎｔｄｗｉｈａｕｅｎｔｏ．ｈｏｓｏｇｅｉｏｅｈｄｂｅｏ — ｉｏｅｔｔｔｅｓｒａａｉｃｓｌｍｉａｅｔｔｅｍｅｓｒｍｅｔｍｅｈｄＴｅｌｓｆｍａｎｔｃｒａｅｎｃｎａａａｌｈｃｓｄｒｄｂｒｑｅｃｅｅｄｎｑｉａｅｔｅｉｓｒｓｔｒｔｒｕｈｐｏｅｒｄｇｓｉｎ，ｈｃｏｖｎｅｔｏｄｓｇｎｉｅｅｙａｆｅｕｎｙｄｐｎｅｔｕｖｌｎｒｅｉｏｈｏｇｒｐｒｐｅｉｅｔｅｓｅｓｏｗｉｈｉｃｎｅｉｎｅｉｎａｄｓｔｓｍｕａｅｃｒｕｔｉａｌ，ｈｘｅｉｎａｅｎｃｍｐｅｅｔｈｔｏｆｃｎｔｃｉｇｔｅｈｇｒｑｅｃｄｌｏｉｌｔｉｃｉＦｎｌｙｔｅｅｐｒｍｅｔｈｄｂｅｏｌｔｄｗｉｔｅｍｅｈｄｏｏｓｒｔｈｉｈｆｅｕｎｙｍｏｅｆ．ｈｕｎ

纳米MOSFET量子效应模型与寄生电阻分析的开题报告

纳米MOSFET量子效应模型与寄生电阻分析的开题报告一、选题背景MOSFET作为重要的半导体器件，被广泛应用于集成电路中。

由于器件尺寸的不断缩小，纳米MOSFET中的量子效应逐渐显现，这给器件的制造和应用带来了新的挑战。

其中，纳米MOSFET中的量子效应主要表现为隧穿效应和量子束缚效应。

隧穿效应指的是电子通过障垒时，由于量子力学的影响，会出现穿透的概率，这使得电子在可控制的情况下可以跃迁到反向偏压区域。

此外，纳米MOSFET中的量子束缚效应也是一种重要的量子效应。

它指的是当介质层在其侧面存在界面缺陷或几何形状不规则时，会在二维电子气体中形成局部束缚状态，对电流传输产生影响。

因此，研究纳米MOSFET中的量子效应具有重要的理论和应用价值。

二、研究内容本文的主要研究内容包括纳米MOSFET中隧穿效应和量子束缚效应的量子效应模型和寄生电阻分析，具体研究内容如下：1. 纳米MOSFET中隧穿效应的量子效应模型研究。

基于费米黄金法则和正交化条件，建立纳米MOSFET隧穿效应的量子效应模型。

采用量子力学中的输运理论，研究纳米MOSFET中隧穿效应对电流传输的影响，探讨电子隧穿效应对纳米MOSFET性能的影响。

2. 纳米MOSFET中量子束缚效应的量子效应模型研究。

采用自洽Kohn-Sham理论，建立纳米MOSFET量子束缚效应的量子效应模型，分析局部束缚态和二维电子气体的相互作用，并探讨量子束缚效应对电流传输的影响。

3. 纳米MOSFET中的寄生电阻分析。

建立纳米MOSFET的三维有限元模型，分析器件结构和材料对电阻的影响。

基于模拟结果，探讨纳米MOSFET的优化设计策略。

以上研究内容将通过理论模型研究、数值模拟以及实验验证相结合的方法进行。

三、研究意义本文将对纳米MOSFET器件中的隧穿效应和量子束缚效应进行深入研究，探讨其对电流传输的影响及其机理。

同时，本文还将分析纳米MOSFET中的寄生电阻，并探究优化设计策略。

考虑寄生参数影响的芯片RC-HBM静电测试模型

第50卷第4期电力系统保护与控制Vol.50 No.4 2022年2月16日 Power System Protection and Control Feb. 16, 2022 DOI: 10.19783/ki.pspc.210450考虑寄生参数影响的芯片RC-HBM静电测试模型熊素琴1，李求洋1，肖志强2(1.中国电力科学研究院有限公司，北京 100192；2.湖南大学电气与信息工程学院，湖南长沙 410082)摘要：采用常规的人体模型(Human Body Model, HBM)进行静电释放(Electro-Static Discharge, ESD)测试时往往容易受到寄生参数的影响，使得电源芯片抗静电能力测量值与实际抗静电能力存在偏差，导致劣质产品通过HBM ESD 测试，影响电源芯片产品良品率的提升。

为此，提出了一种RC-HBM模型，通过引入RC并联支路，校正因寄生参数引起的静电放电电流的偏差，满足电源芯片静电可靠性测试的要求。

首先阐述了静电对电源芯片的损坏机理。

其次，分析了寄生参数对ESD电流的影响，阐述了常规HBM ESD测试的局限性。

并提出了一种新型的RC-HBM 模型，给出了RC并联支路参数的设计依据。

最后，通过批量实验验证了所提RC-HBM模型的准确性和合理性。

关键词：电源芯片；HBM模型；ESD；寄生参数；静电放电电流RC-HBM electrostatic test model of chip considering the influence of parasitic parametersXIONG Suqin1, LI Qiuyang1, XIAO Zhiqiang2(1. China Electric Power Research Institute Co., Ltd., Beijing 100192, China; 2. School of Electrical andInformation Engineering, Hunan University, Changsha 410082, China)Abstract: When the conventional human body model (HBM) is used for electro-static discharge (ESD) testing, the measured value of the power chip's antistatic ability deviates from the actual antistatic ability because of a parasitic effect, resulting in inferior products passing the HBM ESD test. This affects the improvement of the yield rate of power chip products. To this end, an improved HBM model is proposed, one which corrects the deviation of the electrostatic discharge current caused by parasitic parameters by introducing an RC parallel branch to meet the requirements of the electrostatic reliability test of the power chip. First, the mechanism of how static electricity causes damage to the power chip is described.Secondly, the influence of parasitic parameters on the ESD current is analyzed, and the limitations of the conventional HBM ESD test are elaborated. Then a new RC-HBM model is proposed, and the design basis of the RC parallel branch parameters is presented. Finally, batch experiments verify the accuracy and rationality of the HBM model proposed.This work is supported by the Science and Technology Project of State Grid Corporation of China (No.5100-201946434A-0-0-00).Key words: power chip; HBM model; ESD; parasitic parameters;electrostatic discharge current0 引言电源芯片是发电厂、变电站中众多电子设备中不可或缺的能量转换部分，尤其是控制、保护和自动化等装置，对电源芯片供电质量要求更高[1-5]。