随机读写存储器PPT教学课件

• 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：
（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器 容量很大，地址线宽度相应要增加，这势必增加芯片地址线 的管脚数目。为避免这种情况，采取的办法是分时传送地址 码。若地址总线宽度为10位，先传送地址码A0～A9，由行选 通信号RAS打入到行地址锁存器；然后传送地址码A10～A19 ，由列选通信号CRS打入到列地址锁存器。芯片内部两部分 合起来，地址线宽度达20位，存储容量为1M×4位。
1. 为了控制方便，一般取tRC=tWC，通常称为存取周期。
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【例3.1】图3.5(a)是SRAM的写入时序图。其中R/W是读 /写命令控制线，当R/W线为低电平时，存储器按给定地 址把数据线上的数据写入存储器。请指出图3.5(a)写入 时序中的错误，并画出正确的写入时序图。
【解】： 写入存储器的时序信号必须同步。通常，当 R/W线加负脉冲时，地址线和数据线的电平必须是稳定 的。当R/W线达到低电平时，数据立即被存储。因此， 当R/W线处于低电平时，如果数据线改变了数值，那么 存储器将存储新的数据⑤。同样，当R/W线处于低电平 时地址线如果发生了变化，那么同样数据将存储到新的 地址②或③。
制的1和0。
V
位/读出线
位/读出线
A
C
BS0 读/写”0”
A T3
T5
T4
B
T6
BS1 读/写”1”
B
半导体场效应管示意图
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T1
T2
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图6.3 6管MOS存储电路
二、DRAM芯片的逻辑结构
• 图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源 脚、两个地线脚，为了对称，还有一个空脚（NC）。
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1、SRAM存储器
一、基本的静态存储元阵列
1.基本存储元
• SRAM中,用一个锁存器(触发器)作为存储元。
• 只要直流供电电源一直加在这个记忆电路上，它就 无限期地保持记忆的1状态或0状态。如果电源断电， 那么存储的数据(1或0)就会丢失。
2、三组信号线
• 地址线 数据线 控制线
图 3.2 基本的静态存储元阵列
正确的写入时序图见图3.5(b)。
Байду номын сангаас
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2、DRAM存储器
一、DRAM存储位元的记忆原理
基本存储元
基本存储元是组成存储器的基础和核心,它用来存储一 位二进制信息0或1。
它是由两个MOS反相器交叉耦合而成的触发器,一个存
储元存储一位二进制代码.这种电路有两个稳定的状态，并且
A，B两点的电位总是互为相反的，因此它能字表线 示一位二进
之后/CS、/OE信号恢复高电平，tRC以后才允许地址总线 发生改变。tRC时间称为读周期时间。
2. 在写周期中，也是地址线先有效，接着片选信号/CS有效， 写命令/WE有效(低电平)。
此时数据总线I/O上必须置写入数据，在tWD时间段将数据 写入存储器。之后撤消写命令/WE和/CS。
为了写入可靠，I/O线的写入数据要有维持时间thD，/CS 的维持时间也比读周期长。tWC时间称为写周期时间。
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刷新周期：DRAM存储位元是基于电容器上的电荷量存 储，这个电荷量随着时间和温度而减少，因此必须
刷新操作有两种刷新方式： 1. 集中式刷新:DRAM的所有行在每一个刷新周期中都
被刷新。 2. 分散式刷新:每一行的刷新插入到正常的读/写周期
之中。
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集中式刷新：在整个刷新间隔内，前一段时间重复进 行读/写周期或维持周期，等到需要进行刷新操作时， 便暂停读/写或维持周期，而逐行刷新整个存储器，它 适用于高速存储器。
例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每
隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进
行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）
做2为020集/12/1中0 刷新操作时间。
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分散式刷新：把一个存储系统周期tc分为两半，周期前 半段时间tm用来读/写操作或维持信息，周期后半段时 间tr作为刷新操作时间。这样，每经过128个系统周期时 间，整个存储器便全部刷新一遍。
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二、基本的SRAM逻辑结构
• SRAM芯大多采用双译码方式，以便组织更大的存储容量。
• 地址译码器
二级译码： 将地址分成x向、y向两部分，第一级进行x向( 行译码)和y向(列译码)的独立译码,然后在存储阵列中完成 第二级的交叉译码。
• 读与写的互锁逻辑
控制信号中/CS是片选信号，/CS有效时（低电平），门G1 、G2均被打开。/OE为读出使能信号，/OE有效时（低电平） ，门G2开启，当写命令/WE=1时（高电平），门G1关闭，存 储器进行读操作。写操作时，/WE=0，门G1开启，门G2关闭 。注意，门G1和G2是互锁的，一个开启时另一个必定关闭， 这样保证了读时不写，写时不读。
半导体存储器——RAM
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• 目前广泛使用的内部存储器是半导体存储器，根据 存储信息的原理不同，可将半导体存储器分为:
静态MOS存储器（SRAM） 动态MOS存储器（DRAM）
• 半导体存储器的优缺点
优点：存储速度快，存储体积小，可靠性高 缺点：断电时，读写存储器不能保存信息
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图3.3 32K×8位的SRAM逻辑结构图
存储阵列为三维结构，即256行×128列×8位
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三、存储器的读写周期
1. 在读周期中，地址线先有效，以便进行地址译码，选中存储 单元。为了读出数据，片选信号/CS和读出使能信号/OE也必 须有效(由高电平变为低电平)。
从地址有效开始经tAQ(读出)时间，数据总线I/O上出现了 有效的读出数据。
（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须
刷新，而未读写的存储元也要定期刷新，而且要按行刷新，
所以刷新计数器的长度等于行地址锁存器。刷新操作与读/
写操作是交替进行的，所以通过2选1多路开关来提供刷新行
地址或正常读/写的行地址。
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三、读/写周期
读周期、写周期的定义是从行选通信号RAS下 降沿开始，到下一个RAS信号的下降沿为止的时间， 也就是连续两个读周期的时间间隔。通常为控制方 便，读周期和写周期时间相等。