CMOS数字电路低功耗的层次化设计

CM OS数字电路低功耗的层次化设计高 丹,刘海涛(中国科学院上海微系统与信息技术研究所,上海200050)摘 要:随着芯片上可以集成越来越多的管子,电路规模在不断扩大,工作频率在不断提高,这直接导致芯片功耗的迅速增长,无论是从电路可靠性来看,还是从能量受限角度来讲,低功耗都已成为CM O S数字电路设计的重要内容。

由于不同设计抽象层次对电路功耗的影响不同,对各有侧重的低功耗设计方法和技术进行了讨论,涉及到工艺,版图,电路,逻辑,结构,算法和系统等不同层次。

在实际设计中,根据具体应用环境,综合不同层次全面考虑功耗问题,可以明显降低电路功耗。

关键词:低功耗;CM OS;抽象层次中图分类号:T N432 文献标识码:A 文章编号:1000-7180(2008)01-0100-04 Design of Low Power C MOS Digital Circuits at Abstraction LevelsGAO Dan,LIU Ha-i tao(Shanghai Institute of M icrosystem and Information Technology,Chinese A cademy of Sciences,Shanghai200050,China)Abstract:As the density,size and frequency of the chip co ntinue to increase,power dissipation has emer ged as an impor-tant design parameter in CM O S dig ital cir cuits,for the portable applicatio ns and the system reliability.T hi s paper surveys design techniques targeting low power dissipation in CM OS digital cir cuits at various levels of abstraction,including pro-cess,layout,circuit,logic,architectural,alg orithmic and system.Actually power dissipation can be reduced obviously w ith some differ ent techniques together.Key words:lo w pow er;CM OS;abstraction levels1 引言但近年来,随着电路规模的不断增大,以及便携式计算和无线传感网的推广应用,对电路低功耗的要求,逐渐成为新的设计方向。

考虑了不同设计抽象层次对电路功耗的不同影响,分层讨论了各自侧重的低功耗技术,涉及到工艺、版图、电路、逻辑、结构、算法和系统等不同层次。

2 CM OS电路功耗分析CMOS电路的功耗主要分成静态功耗和动态功耗,其中,静态功耗主要由漏电流,亚阈值电流以及直流偏置电流引起,而动态功耗又分成开关功耗,短路功耗和毛刺功耗。

下面以CMOS反相器为例分析[1-4]。

2.1 静态功耗2.1.1 漏电流功耗热载流子会引起漏电流,它通过反偏二极管从漏极流入衬底,包括PM OS反偏电流(输出端到电源),NMOS反偏电流(输出端到地),以及N阱和P 衬底之间的反偏电流(电源到地),如图1(a)中的i re v。

漏电流大小可用式(1)表示,其中,A D为漏极面积,J S为漏电流密度,它由工艺参数决定。

I L=A D J S(1)2.1.2 亚阈值电流功耗当栅源电压V GS小于阈值电压V t h时,M OS管被关断,但沟道内仍有电流存在,即亚阈值电流,如图1(a)中的i sub。

它随阈值电压的减小而指数性增大,和管子宽长比成比例关系,与电源电压成指数关系。

2.1.3 直流偏置电流功耗直流偏置电流主要存在于伪NMOS电路中,常用一个栅极接地的PM OS取代整个上拉PM OS功能模块,故在输入为高,下拉NM OS网络也导通时,电源和地之间就出现了直流通路,偏置电流的大小受负载PM OS管和NM OS网络中管子尺寸的影100微电子学与计算机 第25卷第1期,2008年1月收稿日期:2007-02-06图1 CM OS电路功耗响,如图1(b)中的i DC。

2.2 动态功耗2.2.1 开关功耗开关功耗是由于对负载电容C L充放电引起的,如图1(c)中的i swi t c h。

整个过程的功耗可表示为P switch=C L V 2DD f(2)式中,f为电路工作频率, 为开关活动因子,两者乘积表示电路有效的开关频率。

可见,开关功耗P switch 由负载电容C L,电源电压V DD以及有效开关频率 f共同决定。

2.2.2 短路功耗短路功耗是指在输入切换过程中,出现瞬间PMOS和NMOS同时导通,形成直流短路通路而引起的功耗,如图1(d)中的i short,它通常采用平均短路电流I m ea n来计算,即,将产生的短路电流用整个信号周期(包括信号切换时间和稳态时间)取平均。

假设器件对称(V tn=V tp=V t),当负载电容为零时,短路功耗可表示为P s=I mean V DD=12(V DD-2V t)3T(3)式中, 是和工艺参数及器件尺寸相关的值, 为短路电流持续时间(信号切换时间),T是信号周期。

可见,在工艺和工作频率确定后,短路功耗只受器件尺寸和信号切换时间的影响。

外接负载电容C L,可以减少平均短路电流。

2.2.3 毛刺功耗毛刺功耗主要是由于电路各输入信号不同步,导致在输出稳定前出现毛刺而引起的功耗损失。

此时将图1(c)中的i swi t ch改为i glitch。

毛刺产生和很多因素有关,如:电路拓扑结构、版图布局布线、物理延时、输入顺序和内容,以及逻辑类型和深度等。

用f g li t c h代表毛刺出现频率的平均值,毛刺功耗可表示为P glitch=C L V 2DD f glitch(4) 3 层次化的低功耗设计3.1 工艺层次工艺上,考虑的低功耗技术主要有:降低阈值电压,减小管子尺寸,增加金属层数,采用其他特殊工艺等。

从前面对功耗来源的分析知,减少电源电压可以有效地降低电路功耗,但是在阈值电压不变的情况下,会影响电路速度。

为此,要求同时减少阈值电压,阈值电压并不是越小越好,一般应保证它在0 3V~0 1V之间。

采用先进工艺,能得到更小的管子尺寸,有助于减少开关电容,即使电源电压不变,电路功耗也能得到降低。

多层金属叠层布线,可以不用再为走线而预留空间,不仅节约了芯片面积,也避免使用大范围连线,从而可以减少开关电容,降低电路功耗。

当然,叠加的金属层也会导致耦合寄生电容的增加,抵消部分节约的功耗。

另外,针对减少器件漏电流问题,可以采用一些特殊工艺,如采用绝缘体上硅(Silicon on Insulator, SOI)工艺、多阈值电压器件、低温CMOS器件、动态衬底偏置器件以及介电常数更高的栅氧材料等。

3.2 版图层次版图设计,不再以最小面积容纳所有电路模块为目标,而是应考虑如何使开关频繁的路径最短化,以开关活动性来驱动布局可节约8%左右的功耗。

时钟树是数字电路中最大的负载网络,好的时钟树生成算法,可以减少时钟歪斜,偏差和抖动的发生,目前采用较多的时钟树仍是H网络,即主干节点接参考时钟,子叶节点为匹配连线和缓冲器对参考时钟的扩展。

最后,布线时应考虑开关频繁的路径为高优先级。

3.3 电路层次电路层次的低功耗设计,主要针对动态功耗,如式(2),涉及电源电压,物理电容和开关频率等几方面。

101第25卷第1期,2008年1月微电子学与计算机由于开关功耗和电源电压呈二次方关系,减少电源电压对降低功耗效果最直接有效。

在阈值电压不变的情况下,对不同电路模块采用不同电源电压供电,对时序有限制的模块,采用高的电源电压保证电路速度,其他模块采用低的电源电压以节约功耗。

另外,多电源电压还可用于模块内部,当检测到路径出现冗余时间,可改用较低的电源电压。

不过,多电源电压方式需要增加电平转换电路。

CMOS数字电路的物理电容大致有三种:栅电容,扩散电容和连线电容。

如果这三种电容都等比缩小,则对应节点的功耗也将随之等比降低。

通常,栅电容和扩散电容由所选工艺的单元库决定,而连线电容则受后端设计时布局布线的影响。

要降低开关频率,一方面可以减少电路工作频率,另一方面需要减少电路的开关活动性。

这不单是电路方面内容,还涉及逻辑,结构和算法等其他内容。

3.4 逻辑层次逻辑层次的低功耗设计,主要围绕逻辑类型的选择和门控时钟的应用。

CMOS组合逻辑可分成静态逻辑和动态逻辑。

其中,静态逻辑可分为互补CMOS逻辑、伪NMOS 逻辑、互补传输管逻辑CPL和差分级联电压开关逻辑DCVSL。

动态逻辑有多米诺逻辑和np-CMOS 逻辑。

总的来说,互补CM OS逻辑功耗最低,但占用面积大,电路速度慢;伪NMOS逻辑,是互补CMOS 逻辑在精简面积和提高速度方面的改进,但是却存在直流偏置电流功耗;CPL和DCVSL最大的特点是能同时提供互补输出信号,但是布线复杂,值得一提的是CPL很适合模块化设计,因为它在相同的电路结构下,仅改变输入信号,就可以得到不同的逻辑功能;动态逻辑速度最快,但功耗高,同时还需要额外电路来保证信号的完整性。

因此,在选择逻辑类型时,应充分考虑实际需要,低功耗设计并不是必须选择互补CMOS逻辑,在某些场合,也许选择功耗较高,但速度更快的动态逻辑,其总体功耗反而更低。

对于数字电路来说,由于时钟树直接连到电路中的各个时序单元,不论该时序单元输入是否有效,只要时钟翻转,该单元就会动作,造成不必要的功耗,为此,建议采用门控时钟,如图2所示,将时钟和使能信号相与,让时钟只在使能信号有效时才输出门控时钟,由该门控时钟去控制时序单元,图2中的锁存器Latch是为了避免产生毛刺。

图2 门控时钟的产生3.5 结构层次典型的低功耗结构有两种:并行结构和流水线结构。

这两种结构不仅常见于高速电路中,用于提高电路性能,在电路吞吐量一定时,采用这两种结构,可以用面积来换取低功耗[1]。

并行结构,是在原电路基础上复制相同电路,当吞吐量一定时,可将工作频率降为原来的一半,此时允许电路有较大延时,故可以采用较低电源电压,从而降低电路总功耗。

图3(a)是一个由加法器、比较器及锁存器构成的数字通路,它采用2 m工艺,5V 供电,在最坏条件下电路速度为25ns,当采用并行结构图3(c),电路速度可放宽到50ns。

电源电压可降至2.9V,电路增加的电容面积为之前的2.15倍(包括附加的连线和多路选择电路),此时功耗为P pa r=C par V2par f par=(2.15C ref)(0.58V ref)2(0.5f re f)=0.36P ref图3 并行结构和流水线结构流水线结构和并行结构相似,都是以增大面积减小电源电压的方式来降低功耗,不同在于流水线结构是将要实现的功能分解成多个级联子模块,并在子模块间插入锁存器。