板级时钟设计介绍

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时钟的分发和传输
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时钟的分发和传输
时钟驱动器 在当今的时钟驱动器结构中，有两种主要类型：缓冲器类型 的器件（不带锁相环）和反馈类型的器件（带锁相环） 不带锁相环的时钟驱动器 由于其改善的 I/O 结构，引脚到引脚的 偏斜保持为最小值。这些器件与过去的 缓冲器（例如 74F244）不同，原因在于 他们是专为时钟信号设计的。在 74F244 上，有八个输入和八个输出。要创建一 到八缓冲器，所有八个输入连接在一起。 这会导致驱动信号输入时的过载。一到 八时钟缓冲器只有一个输入，因此只有 一个负载。
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时钟端接
二极管并行端接 某些情况可以使用肖特基二极管或快速开关硅管 进行传输线端接，条件是二极管的开关速度必须至少比信号上升时 间快4倍以上。。肖特基二极管的低正向电压降Vf（典型0.3到0.45V） 将输入信号钳位到GROUND－Vf 和VCC＋Vf 之间。这样就显著减 小了信号的过冲（正尖峰）和下冲（负尖峰）
公用时钟时序 我们以DSP读取SDRAM的数据例子来说明普通时序系统的时序 关系。 在DSP 读取SDRAM 数据时，SDRAM 在第一个时钟的上升 沿后将数据放入总线，而DSP 总是在接下来的一个时钟上升 沿触发时采样数据，我们先假设SDRAM与DSP 的时钟是完 全同步的。
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公用时钟时序
显然欲满足DSP 的setup/hold，必须有： T4 > DSP setup time；T5 > DSP hold time 即Tclk－T1－T3 > DSP setup time； T2+T3 > DSP hold time
时钟端接
信号源端接（或更普遍地称为串联端接）在尽可能靠近信号源的地 方串接一个电阻。电阻的作用是使时钟驱动器的输出阻抗与线路的 阻抗匹配。这将使反射波在返回时被吸收。 串联端接有几个主要的优点。第一，它实施起来很简单，并且需要 的电路板空间很小。第二，它并无恒定的直流电流，因此不消耗过 多的电能。第三，计算必要的电阻值相对容易。
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基本概念
传送延时（Tpd）：是当输出从一个指定的电平（低）改变到另一个电 平（低）时，输入和输出电压波形上的指定基准点之间的时间。当今高 性能器件中非带锁相环的器件的延时是3到 7ns。 时钟偏移（Skew）：是指由同样的时钟产生的多个子时钟信号之间的 延时差异 ； 器件到器件的偏斜
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基本概念
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基本概念
飞行时间（Flight Time）：指信号从驱动端传输到接收端，并达到一 定的电平之间的延时，和传输延迟和上升时间有关。 时钟抖动（Jitter）：在时间上不同于理想位置的信号有效转换瞬间 的变化范围。
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基本概念
Tco 和缓冲延时（buffer delay）的区别:从定义上来说，Tco 是指时钟 触发开始到有效数据输出的器件内部所有延时的总和；而缓冲延时是指 信号经过缓冲器达到有效的电压输出所需要的时间。可以看出，Tco 除 了包含缓冲延时，还包括逻辑延时。
上升时 间
电路 的延迟 长度
驱动器
接收 器
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时钟端接
端接可分为信号源端接和终端端接两大类。 传输线上的阻抗不连续会导致信号反射，我们以下图所示的理想传 输线模型来分析与信号反射有关的重要参数。图中，理想传输线L 被内阻为R0的数字信号驱动源VS驱动，传输线的特性阻抗为Z0， 负载阻抗为RL。
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板级时钟设计介绍
Gao Wei
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内
容
基本概念 公用时钟时序 源同步时序 时钟的分发和传输 时钟端接 时钟抖动
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基本概念
建立时间（Setup Time）：建立时间就是接收器件需要数据提前于时 钟沿稳定存在于输入端的时间 ； 保持时间（Hold Time）：为了成功的锁存一个信号到接收端，器件必 须要求数据信号在被时钟沿触发后继续保持一段时间，以确保数据被正 确的操作。这个最小的时间就是我们说的保持时间。 上升/下降时间（Rise/Fall Time）：信号从低电平跳变为高电平所需 要的时间，通常是量度上升/下降沿在10%-90%电压幅值之间的持续时间 ，记为Tr。
当DSP 和SDRAM时钟不一致，有抖动Tskew时，相应的在式（1） 和式（2）的左边分别加上，减去Tskew就可以了。
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公用时钟时序
时序裕量的重要性：每个器件的建立和保持时间参数，一般都可以 在相应的DataSheet 查到，对于设计者来说最大的目的是提高时序 的裕量，这样即使信号完整性上出现一点问题，或者外界环境发生 一定的变化，系统仍然能正常工作，这就是一个设计优良的系统应 该体现出的超强的稳定性。
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公用时钟时序
公用时钟的经验方法： 公用时钟技术通常适用于速度不是特别快的总线（总线不超过200－ 300MHz）。 公共时钟总线中存在器件时延和PCB走线时延，这为总线的最快运行 速度设置了难以逾越的理论极限。而且，PCB走线的长度也不能超过 某个最大的极限值。
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源同步时序
在源同步时钟系统中，驱 动芯片在发送数据信号的 同时也产生了选通信号 （Strobe），而接收端的触 发器由该选通信号脉冲控 制数据的读取，因此，这 个选通信号也可以称为源 同步时钟信号。
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时钟端接
多负载的端接
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时钟端接
差分信号 在沿底板从一个卡到另一个卡分发时钟时，差分信号有 非常实际的优点，因为差分信号有允许地电压漂移的能力。LVDS、 LVPECL 和差分 LVCMOS 是目前最流行地驱动器。差分信号有两个主 要的优点。 首先，如果系统中出现噪声，并且噪声对两个信号均有影响，则由 于两个信号的差值，噪声在接收器输入处被消除。此噪声称为共模 噪声，因为两个信号是共同的。 第二个主要的优点是两个器件之间的接地基准可以不同而不会造成 错误触发。这仍是因为接收器比较两个输入信号，而不受电压基准 影响。接收器噪声抑制的程度取决于信号的类型和使用的端接方法。
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公用时钟时序
驱动端（处理器）向接收端（芯片组）传送数据，我们可以将整个数据传送的过程考虑为 三个步骤： 1.核心处理器提供数据； 2.在第一个系统时钟的上升沿到达时，处理器将数据Dp锁存至Qp输出； 3.Qp沿传输线传送到接收端触发器的Dc，并在第二个时钟上升沿到达时，将数据传送到芯 片组内部。 8
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源同步时序
源同步的时序要求：源同步时钟系统设计中最重要的一点就是保证 data 和strobe 信号之间的偏移（Skew）最小
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源同步时序
和普通时钟系统相比，源同步总线在PCB布线的设计上反而更为方 便，设计者只需要严格保证线长的匹配就行了，而不用太多的考虑 信号走线本身的长度。当然，尽管源同步数据传输在理论上突破了 频率的限制，但随着频率的提高，在控制Skew上也变得越来越困难， 尤其是一些信号完整性因素带来的影响也越发显得突出。 目前的高速系统设计中，往往综合应用了普通时钟和源同步时钟 技术，比如对于地址/控制信号采用普通时钟总线，而高速的数据传 输则是采用源同步总线。
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源同步时序
源同步时序的经验方法： 总线速度的最大值没有理论极限。 总线速度是时延偏差（指数据信号和选通信号之间的时延差）的函 数。 非理想效应会导致多余的偏差，从而限制了在工程实践中源同步总 线速度的提升。 源同步总线中延迟时间对时序没有影响。 使用的选通信号与数据信号相同时，有助于将时延偏差降为最小。
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公用时钟时序
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公用时钟时序
要满足Tclk－T1－T3 > DSP setup time 变成了要满足： Tclk－Tco-max－Tflight－max > DSP setup time （1） 而要满足T2+T3 > DSP hold time 就变成了要满足： Tco-min+Tflight－min > DSP hold time （2）
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公用时钟时序
T1是源端时钟上升沿有效到其在总线上放入的数据达到参考电平时 的时间，用在建立时间计算中时为Tco-max 。 T2则是指在源端到第2个时钟周期上升沿后，数据还能准确地在数据 线上保持多长时间，用在保持时间计算中时为Tco-min 。 T3 是飞行时间Tflight，注意Tflight 不同于传播时延，后者仅由传输 线长和传输速度决定，而前者还受接收端负载大小的影响。Tflight 分为最小飞行时间Tflight－min 和最大飞行时间Tflight－max，分别 用在建立时间和保持时间的计算中。
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时钟端接
并联终端端接 并联终端端接只在线路端使用一个下拉电阻。此电 阻的值等于线路阻抗 ZO以端接信号。此方法优于戴维宁等效电路之 处在于消除了恒定的功率消耗。但是，必须注意确保输出驱动都没 有过载。
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时钟端接
交流端接 交流端接是并联端接的变异，着重于不变的功率消耗。 交流端接在地和端接电阻之间添加了一个电容器以隔断恒定的直流 电流。为了使电容器正确充电，信号必须是直流平衡的，即信号的 高电平与低电平的持续时间是相同的。对典型的时钟信号而言，这 个条件很容易满足。
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时钟端接
终端端接有几种类型的终端端接：分流端接（也称为戴维宁等效电 路） 、并联端接、交流端接和其它几种端接方式。这些方法大多在 线路终端而不是信号源端用电阻来匹配线路阻抗。 戴维宁等效电路在线路端使用一个上拉/下拉电阻对。 两个电阻的 并联组合等于线路的阻抗。但是，必须注意不要超出驱动器的最大 和最小驱动电流（IOL，IOH）。
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源同步时序
源同步时钟系统中，数据和源同步时钟信号是同步传输的，我们保证这两 个信号的飞行时间完全一致，这样只要在发送端的时序是正确的，那么在 接收端也能得到完全正确的时序。整个系统在时序上的稳定性完全体现在 数据和选通信号的匹配程度上，包括传输延迟的匹配，器件性能的匹配等 等，只要两者条件完全相同，那么我们就可以保证系统的时序绝对正确， 而对系统的最高时钟频率没有任何限制。 当然，对于任何数据接收来说，一定的建立和保持时间都是必须满足的， 源同步时钟系统也同样如此，主要体现在数据信号和选通信号之间的时序 要求上。 最理想的情况就是选通信号能在数据信号的中央部分读取
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源同步时序
其他总线信号传输 时钟伴随 数据信号和选通信号同时发送，两者之间没有时延差。 时钟嵌入 时钟信号嵌入到数据信号中。这种技术不再需要独立的 选通信号，而是根据数据模式，使用PLL来构建时钟。
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时钟的分发和传输
高速时钟分发偏斜的问题 负载不均衡 当使用高速时钟缓冲器，一定要使器件的各输出负载相 等，当每个电阻性输出加载相同负载时，保持了时钟驱动器严格的 偏斜规范。如果负载不均衡，不同输出的 RC 时间常数将不同，这 样偏斜将和负载中的差值成正比。 输入临界变化 如果接收器的输入阈电平不相同，时钟接收器将在不 同时间相应时钟信号，这样就产生了时钟偏斜。如果一个负载器件 的临界为1.2V，另一个负载器件的临界为 1.7V，上升沿速率为 1V/ns，负载器件根据输入信号进行切换的点所导致的偏斜是500ps。
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时钟端接
传输线 当导线必须视为电容和电感的分布式级联时，它被称之为 传输线。 为什么要端接？ 在数字领域中，因为边沿变化率在很大程度上决定了最高频谱，一 个典型的电路板上，信号传输速率约为光速的一半。所以500ps的边 沿变化率在电路走线上对应的长度约为3in。 一般规则是线路延时必须至少比时钟上升时间快六倍。任何长于该 比率的线路必须被端接，否则将出现反射的影响因素。
过冲/下冲（Over shoot/under shoot）：过冲就是指接收信号的第一 个峰值或谷值超过设定电压——对于上升沿是指第一个峰值超过最高电 压；对于下降沿是指第一个谷值超过最低电压，而下冲就是指第二个谷 值或峰值。 振荡：在一个时钟周期中,反复的出现过冲和下冲,我们就称之为振荡 。振荡根据表现形式可分为振铃（Ringing）和环绕振荡，振铃为欠阻尼 振荡,而环绕振荡为过阻尼振荡
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时钟的分发和传输
带锁相环的时钟驱动器 使用反馈输入，该反馈输入是它其中一个输入的函数。 优点： 传送延时可得到有效消除； 纠正时钟占空比 输出可选择分频、倍频，或者反相，而与此同时也保持了很低的输 出偏斜；
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时钟的分发和传输
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时钟的分发和传输
差分时钟 抑制共模噪声信号； 功率电平被降低； 差分 PECL、LVPECL 和 LVDS 时钟成为对高速逻辑电路定时的非常 流行的方法。成帧器、 SERDES （并串行与串并行转换器） 、 交 换核心 FPGA （现场可编程门阵列） 是支持PECL和LVPECL输入的最 新器件。 LVDS使用的差分电压仅在 350mV上下，CMOS 电流模式驱 动器设计大大降低了静态电源需求。