石油大学数电实验

第一次
1. 熟悉数字电子技术实验箱、学会导线测试箱的使用；
2.
测试实验室常用数字逻辑芯片的逻辑功能：74LS00 74LS02 74LS04 74LS08 74LS20 74LS32 （预习时查出每个芯片的功能、内部结构以及管脚分配） 3.
用一片74ls00分别实现下列逻辑函数：ABC F = ABC F = B A F += B A B A F +=
（预习时学画出电路原理图） 4.
化简下列函数并用常用门电路实现：
C B A BC A ABC ++=F
第二次
1.用最少的门电路实现三输入变量的奇偶校验电路。

当三个输入端有奇数个1时，输出为高，否则为低（预习时画出电路原理图，注明所用芯片型号）
2.用最少的门电路实现1位全加器（预习时画出电路原理图，注明所用芯片型号）
3.设A 、B 、C 、D 是4位二进制数（A 为高位），可用来表示16个十进制数。

请设计一逻辑电路，使之能区分下列三种情况： （1）
4X 0≤≤ （2）9X 5≤≤ （3）15X 10≤≤ （预习时画出电路原理图，注明所用芯片型号）
4.用门电路实现“判断输入者与受血者的血型符合规定的电路”，测试其功能。

要求如下： 人类由四种基本血型：A 、B 、AB 、O 型。

输血者与受血者的血型必须符合下述原则； O 型血可以输给任意血型的人，但O 型血的人只能接受O 型血； AB 型血只能输给AB 型血的人，但AB 血型的人能够接受所有血型的血； A 型血能给A 型与AB 型血的人；而A 型血的人能够接受A 型与O 型血； B 型血能给B 型与AB 型血的人，而B 型血的人能够接受B 型与O 型血。

试设计一个检验输血者与受血者血型是否符合上述规定的逻辑电路，如果符合规定电路，输出高电平（提示：电路只需要四个输入端，它们组成一组二进制数码，每组数码代表一对输血与受血的血型对）。

约定“00”代表“O ”型 “01”代表“A ”型 “10”代表“B ”型 “11”代表“AB ”型
（预习时画出电路原理图，注明所用芯片型号）
第三次
1.用一个3线8线译码器和最少的门电路设计一个奇偶校验电路，要求当输入的四个变量中有偶数个1时输出为1，否则为0（预习时画出电路原理图，注明所用芯片型号）
2.用4选1数据选择器74ls153实现三输入变量的奇偶校验电路。

当三个输入端有奇数个1时，输出为高，否则为低（预习时画出电路原理图，注明所用芯片型号）
3.七段显示译码电路设计：利用集成8421BCD 译码器MC4511对输入的4位二级制数译码，并用共阴极数码管显示（预习时查出MC4511、共阴极数码管的内部结构及管脚分配，画出原理图）
第四次
1.测试JK 触发器逻辑功能：74LS112是双J-K 触发器，利用实验箱上的0-1电平、高低电平指示和单脉冲测试74LS112上一个J-K 触发器的逻辑功能。

自拟实验表格，记录实验结果（预习时查出74LS112的内部结构及管脚分配）
2.测试D 触发器逻辑功能：74LS74是双D 触发器，利用实验箱上的0-1电平、高低电平指示和单脉冲测试74LS74上一个D 触发器的逻辑功能。

自拟实验表格，记录实验结果（预习时查出74LS74的内部结构及管脚分配）
3.用D 触发器和74LS138译码器实现彩灯循环电路。

要求8只彩灯，7亮一暗，且这一暗灯可以循环移动（预习时画出电路原理图）
第五次
1.用十进制计数器 74LS90实现六进制计数器
2.用74LS161实现10进制计数器，并用两种方法构成6进制计数器，计数循环为0000~0101。

3.将上述两步所做成的6进制计数器和10进制计数器级连成60进制的秒计数器（预习时画出电路原理图）
第六次实验考试
题目：
1、利用Verilog描述一高电平有效的3-8译码器，并在quartus软件中进行时序仿真和功能仿真。

2、利用Verilog描述一4选1的数据选择器，并在quartus软件中进行时序仿真和功能仿真。

要求：自学《数字电子技术基础》附录A中的内容，实验前写出程序源代码。

4选1的数据选择器
程序内容：
module text(A,B,C,D,S1,S0,Y);
input A,B,C,D,S1,S0;
output Y;
reg [1:0] SEL;
reg Y;
always @ (A,B,C,D,SEL) begin
SEL = {S1,S0};
if (SEL==0) Y = A;
else if (SEL==1) Y = B;
else if (SEL==2) Y = C;
else Y = D;
end
endmodule
图1.功能仿真
图2.时序仿真高电平有效的3-8译码器：
程序内容：
module a3_8yimaqi20100620(data_in,data_out);
input[2:0] data_in;
output[7:0] data_out;
reg [7:0] data_out;
always@(data_in)
begin
case(data_in)
3'b000:data_out=8'b0000_0001;
3'b001:data_out=8'b0000_0010;
3'b010:data_out=8'b0000_0100;
3'b011:data_out=8'b0000_1000;
3'b100:data_out=8'b0001_0000;
3'b101:data_out=8'b0010_0000;
3'b110:data_out=8'b0100_0000;
3'b111:data_out=8'b1000_0000;
endcase
end
endmodule
图3.功能仿真
图4.时序仿真
题目：
3、利用Verilog语言描述一分频器使其能将50MHz的时钟信号转换为1Hz的信号，并在quartus软件中进行时序仿真和功能仿真。

4、利用Verilog语言描述一10进制计数器，并在quartus软件中进行时序仿真和功能仿真。

5、利用Verilog语言描述一共阳极的7段数码管的译码电路，并在quartus软件中进行时序仿真和功能仿真。

要求：自学《数字电子技术基础》附录A中的内容，实验前写出程序源代码。

分频器
module z2(clk_out,clk_in);
output clk_out;
input clk_in;
integer cnt=0;
reg clk_out=0;
always@(negedge clk_in)
begin
if(1)
begin
if(cnt==49999999)
begin
clk_out<=!clk_out;
cnt<=0;
end
else
cnt<=cnt+1;
end
end
endmodule
十进制计数
module z1(CP,Q);
input CP;
output [3:0]Q;
reg[3:0]Q;
always @(posedge CP)
begin
if(Q<4'b1001)
Q<=Q+1;
else
Q<=4'b0000;
end
endmodule
共阳数码管
module z3(decodeout,decodein);
output[6:0] decodeout;
input[3:0] decodein;
reg[6:0] decodeout;
always @(decodein)
begin
case(decodein)
4'd0:decodeout=7'b0000001;
4'd1:decodeout=7'b1001111;
4'd2:decodeout=7'b0010010;
4'd3:decodeout=7'b0000110;
4'd4:decodeout=7'b1001100;
4'd5:decodeout=7'b0100100;
4'd6:decodeout=7'b0100000;
4'd7:decodeout=7'b0001111;
4'd8:decodeout=7'b0000000;
4'd9:decodeout=7'b0000100;
default: decodeout=7'bx;
endcase
end
endmodule。