频率合成器的设计与制作汇总

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一种频率合成模块的设计和实现

一种频率合成模块的设计和实现

一种频率合成模块的设计和实现随着技术的发展,计算机系统的能力不断增强,模块化的设计成为最常用的技术之一。

在信号处理方面,多种频率合成技术应运而生,成为系统中的重要组件。

这种技术有助于精确调节系统的工作频率,从而实现系统的高效运行。

本文介绍一种新型的基于频率合成技术的模块,该模块可以准确控制系统的工作频率。

一、频率合成基本原理频率合成是一种基于频率技术的多变频技术,它可以更精确地控制信号的频率和幅度,从而改变信号的特性。

频率合成的基本原理是:首先将一个频率拆分为多个不同频率的子信号,然后将这些子信号重新组合,形成一个新的频率信号,最后根据需要可以调整新信号的幅度,从而达到调节信号特性的目的。

二、设计模块本文设计了一种基于频率合成技术的模块,可以准确控制系统的工作频率。

该模块包括三部分:控制器、频率源和频率控制器。

控制器是主要控制部分,负责识别系统的输入信号,根据输入的内容判断需要的工作频率,并将命令发送给频率源和频率控制器。

频率源是信号来源,根据控制器控制,按照所需要的频率输出信号,并将其传递给频率控制器。

频率控制器负责调节信号的幅度,从而改变信号的输出频率。

三、实施过程本文的模块设计采用了系统的可编程方法,以方便应用不同的控制策略。

在实施过程中,将首先运行控制器,以识别系统的输入信号,根据输入的内容,自动确定应用的工作频率,并将命令发送给频率源和频率控制器,以改变信号的特性。

然后,频率源将根据上述指令,输出自定义的频率信号,并将其发送给频率控制器。

最后,频率控制器根据控制器的要求,调节信号的幅度,从而实现精确控制系统的工作频率。

四、性能分析本文提出的新型频率合成模块具有良好的稳定性,能够精确控制系统的工作频率,有效提升系统运行效率。

该模块具有较高的抗干扰能力和准确度,可以确保系统功能的可靠性和稳定性。

此外,该模块还具有节省空间、低成本、易于维护等优点,因而受到用户的欢迎。

五、结论本文提出了一种新型的基于频率合成技术的模块,该模块可以准确控制系统的工作频率,提高系统的运行效率。

一种频率合成模块的设计和实现

一种频率合成模块的设计和实现

一种频率合成模块的设计和实现
1.频率合成模块
频率合成模块是一种能够将一系列不同频率的声音放在一起播放的模块。

这种模块的设计可以说是把一系列音符放在一起,并且可以根据需要进行频率调节。

这种模块一般有两种类型:频率合成环和模拟频率合成器。

1.1频率合成环
频率合成环是一种环状的电路模块,它可以输入多个声音,并输出单一的频率合成声音。

它主要由滤波器、振荡器和功率放大器等元件组成。

在这种模块中,滤波器用来筛选出输入的多个不同声音的频率,振荡器用来创建特定的声音模式,而功率放大器则有助于提高声音的放大程度。

1.2模拟频率合成器
模拟频率合成器(analog frequency synthesizer)是一种由多个模拟电路组成的电子设备,能够将多个声音转换成单一频率合成声音。

它主要由多个类似滤波器、振荡器和功率放大器等模拟电路组成,可以实现滤波、振荡、功率放大等功能,从而合成单一频率的声音。

1.3实施步骤
在实施频率合成模块设计之前,要先确定要使用的技术,以及要使用哪些组件。

比如,要使用模拟还是数字技术;是使用滤波器还是振荡器。

然后就可以开始设计电路模块,包括确定滤波器增益,振荡器频率等。

最后,完成这一切以后,就可以测试实施结果,确保可以获得单一频率合成的音调。

2.结论
频率合成模块可以将多个不同频率的声音合成成单一的频率声音,目前主要有两种技术:模拟和数字。

设计过程需要考虑模块的技术类型,以及使用哪些组件,并实施模块的设计。

最后测试及确保可以得到单一的频率合成的音调。

锁相频率合成器的设计

锁相频率合成器的设计

锁相频率合成器的设计
锁相频率合成器是一种电子设备,用于产生高精度、稳定的时钟信号。

它的设计基于锁相环(PLL)的原理,能够将输入的参考时钟信号锁定到输出时钟信号的频率,从而实现精确的频率合成。

锁相频率合成器的基本组成包括相锁环、参考时钟源、振荡器、分频器、相位检测器和控制电路等部分。

其中,相锁环是核心部件,其工作原理为将参考时钟信号和振荡器输出的信号进行比较,通过相位检测器不断调整振荡器的频率和相位,使其与参考时钟信号同步。

在设计锁相频率合成器时,需要考虑多种因素,如稳定性、相位噪声、抖动、锁定时间、输入输出频率范围等。

为了实现高精度的频率合成,通常会采用高品质的元器件和优化的电路设计,同时还需要进行严格的测试和调试。

锁相频率合成器广泛应用于通信、测量、计算机和工业控制等领域,为各种设备和系统提供高精度的时钟信号支持。

随着技术的不断进步,锁相频率合成器的设计也在不断升级和完善,以满足更加严格的应用需求。

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数字频率合成器设计实例

数字频率合成器设计实例

数字频率合成器设计实例数字频率合成器设计实例数字频率合成器(Digital Frequency Synthesizer)是一种能够产生不同频率信号的设备。

它通过使用数字技术和数学算法来合成所需的频率,具有高精度和稳定性。

在本文中,我们将逐步介绍数字频率合成器的设计过程。

1. 设定所需频率范围:首先,确定所需合成的频率范围。

这取决于具体应用,例如音频处理、无线通信等。

假设我们的频率范围为1Hz到10kHz。

2. 确定采样率:采样率是指每秒钟对信号进行采样的次数。

根据香农抽样定理,采样率应大于信号最高频率的两倍。

在我们的例子中,最高频率为10kHz,因此选择采样率为至少20kHz。

3. 选择数字信号处理器(DSP):为了实现数字频率合成器,我们需要选择一种适合的DSP芯片。

DSP芯片能够高效地执行数字信号处理任务,例如信号生成和滤波。

选择一款性能强大且易于编程的DSP 芯片,以满足所需的合成要求。

4. 设计频率控制模块:频率控制模块是数字频率合成器的核心部分,用于生成所需频率的数字信号。

它通常由相位锁定环(PLL)和数字控制振荡器(NCO)组成。

a. 相位锁定环(PLL):PLL是一种控制系统,通过比较输入信号的相位和参考信号的相位差异来产生所需频率的输出信号。

通过调整参考信号的频率和相位,PLL可以实现精确的频率合成。

b. 数字控制振荡器(NCO):NCO是一种可编程振荡器,能够生成具有可变频率的数字信号。

通过调整输入的控制参数,NCO能够实现不同频率的信号合成。

5. 编程实现:根据DSP芯片的编程手册和软件开发工具,编写相应的代码实现频率控制模块。

通过配置PLL和NCO的参数,以及设置合适的参考信号,实现所需频率的合成。

6. 验证和调试:使用示波器或频谱分析仪等测试工具,验证合成的频率是否符合要求。

如果发现频率偏差或其他问题,可以通过调整PLL和NCO的参数来进行调试和校准。

7. 优化和改进:根据实际应用需求和反馈,对数字频率合成器进行优化和改进。

频率合成器的设计

频率合成器的设计

频率合成器的设计频率合成器的设计1 前言频率合成器是现代无线通信设备中一个重要的组成部分,直接影响着无线通信设备的性能。

频率合成技术历经了早期的直接合成技术(DS)和锁相合成技术(PLL),发展到如今的直接数字合成技术(D DS)。

直接数字合成技术具有分辨率高,转换速度快,相位噪声低等优点,在无线通信中发挥着越来越重要的作用。

随着大规模集成电路的发展,利用锁相环频率合成技术研制出了很多频率合成集成电路。

频率合成器是电子系统的心脏,是决定电子系统性能的关键设备,随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展,对频率合成器提出了越来越高的要求。

频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换,产生同样高稳定度和精确度的大量离散频率的技术。

频率合成理论自20世纪30年代提出以来,已取得了迅速的发展,逐渐形成了目前的4种技术:直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。

本文是以如何设计一个锁相环频率合成器为重点,对频率合成器做了一下概述,主要介绍了锁相环这一部分,同时也对锁相环频率合成器的设计及调试等方面进行了阐述。

2总体方案设计实现频率合成的方法有多种,可用直接合成,锁相环式,而锁相环式的实现方法又有多种,例如可变晶振,也可变分频系数M,还可以用单片机来实现等等。

下面列出了几种用锁相法实现频率合成的方案。

2.1方案一SHAPE \* MERGEFORMAT图2.1 方案一原理框图如图2.1所示,在VCO的输出端和鉴相器的输入端之间的反馈回路中加入了一个÷N的可变分频器。

高稳定度的参考振荡器信号f R经R 次分频后,得到频率为f r的参考脉冲信号。

同时,压控振荡器的输出经N次分频后,得到频率为f d的脉冲信号,两个脉冲信号在鉴频鉴相器进行频率或相位比较。

当环路处于锁定状态时,输出信号频率:fo= N*f d。

只要改变分频比N,即可实现输出不同频率的fo,从而实现由fr合成fo的目的。

频率合成器设计

频率合成器设计

摘要频率合成器是利用一个或多个标准信号,通过各种技术途径产生大量离散频率信号的设备。

本文系统地阐述了锁相环频率合成器的基本工作原理,较深入地分析了锁相环路的组成和工作过程,建立其相位模型以及动态方程,并且对环路滤波器和各组成部分进行了详细的分析。

在此基础上,针对CD4046系统的技术特点,以集成数字锁相芯片为核心精心设计了频率合成电路,构成了多频点输出频率合成器。

为了改善环路的捕获性能,进一步抑制鉴相器输出电压中的载频分量和高频噪声,降低由VCO控制电压的不纯而引起的寄生输出以及其他各种杂散噪声,对环路滤波器进行了重点设计,合理选择和计算了环路的参数,进而使得集成锁相环频率合成电路的功能得到了充分发挥,为CD4046系统提供了良好的本振源。

关键词:频率合成器锁相环路CD4046目录引言 (3)第一章频率合成基本原理 (4)1.1 频率合成的概念 (4)1.2 频率合成器的主要技术指标 (5)1.3 锁相频率合成器 (5)第二章锁相环路的基本工作原理和CD4046的介绍 (6)2.1 锁相环路的工作原理 (6)2.2 锁相环路各组成部分的作用 (6)2.3 数字式锁相环路CD4046 (7)2.4 CD4046的介绍 (8)2.5 CD4046工作原理 (9)2.6 CD4046典型应用电路 (9)第三章频率合成器的设计与制作 (11)3.1 实验的设计指标和要求 (11)3.2 设计步骤 (11)3.3 设计电路图 (12)3.4 电路板制作 (12)总结 (14)参考文献 (15)引言频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率,由此导出多个或大量的输出频率,这些输出频率的准确度与稳定度与参考频率是一致的。

频率合成在通信、雷达、测控、仪器仪表等电子系统中有广泛的应用,频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式。

前两种属于开环系统,具有频率转换时间短,分辨率较高等优点。

简易DDS频率合成器设计

简易DDS频率合成器设计

目录第一章系统分析与设计方案 (1)1.1 DDS设计原理介绍 (1)1.2直接数字式频率合成器(DDS)的基本结构 (1)1.3基本DDS结构的常用参量计算 (1)1.3.1 DDS的输出频率f out 。

(1)1.3.2 DDS产生的相位。

(1)1.3.3 DDS的频率分辨率。

(1)1.3.4 DDS的频率输入字FW计算。

(2)1.4 DDS的工作原理 (2)1.4.1相位累加器与频率控制字FW (2)1.4.2 相位控制字PW (2)第二章软件设计 (3)2.1 Verilog HDL程序 (3)2.1.1 8位加法器程序代码 (3)2.1.2 16位加法器程序代码 (3)2.1.3 8位寄存器程序代码 (3)2.1.4 16位寄存器程序代码 (4)2.1.5 dds代码程序 (4)2.1.6 ROM的创建 (4)第三章实验仿真 (5)3.1 原理图 (5)3.1.1 ROM (5)3.1.2 八位加法器 (5)3.1.3 十六位加法器 (5)3.1.4 八位寄存器 (6)3.1.5 十六位寄存器 (6)3.2 仿真波形 (6)3.3 D/A转换电路 (9)3.3.1 DAC0832结构及工作原理 (9)3.3.2 D/A转换电路模块 (10)3.4 实验结果 (10)3.5 调试过程 (10)3.5.1对adder8、adder16、reg8、reg16的调试 (10)3.5.2. D/A转换电路的调试 (10)3.5.3.输出波形的调试 (10)第四章心得体会 (11)第五章参考文献 (12)第一章系统分析与设计方案1.1 DDS设计原理介绍DDS即Direct Digital Synthesizer数字频率合成器,是一种基于全数字技术,从相位概念出发直接合成所需波形的一种频率合成技术,是一种新型的数字频率合成技术。

具有相对带宽大、频率转换时间短、分辨力高、相位连续性好等优点,很容易实现频率、相位和幅度的数控调制,广泛应用于通讯领域。

频率合成器的设计3-5-2

频率合成器的设计3-5-2

• 3.VCO的调谐范围 的调谐范围
因为频率覆盖范围是36~57MHz,根据变容二极管的 根据变容二极管的 因为频率覆盖范围是 调谐范围,应采用分段方案实现 调谐范围,应采用分段方案实现 • 第一频段 36~46MHz • 第二频段 46~57MHz
N 1max = 46 MHz N 2max = 57 MHz
• 5.确定自然角频率 ω n 确定自然角频率
根据技术要求,应能通过音频调相信号 故 根据技术要求 应能通过音频调相信号,故 应能通过音频调相信号 先确定带宽,即截止频率 先确定带宽 即截止频率 ω
c
ωc = 2π f = 2π × 3 × 103 rad s

ωn = ωc
[2ξ + 1 + (2ξ + 1) + 1]
K0 Kd R1C = τ 1 = 2 N maxω n
K0 Kd 2.83 × 10−6 R1 = = 2 N maxω n C C
取电容标称值 C = 0.15 µ F 则 R1 = 1887Ω
§3-5-2
频率合成器的设计实例
取标称值 R1 = 1.8 K Ω 而
2ξ R2 = = 17575Ω ω nC
§3-5-2
频率合成器的设计实例
§3-5-2
频率合成器的设计实例
• [例]设计一个能输出音频调相信号的数字式频 例 设计一个能输出音频调相信号的数字式频 率合成器. 率合成器 • 一.技术指标 技术指标 • 1.工作频率 工作频率 f = 36 57 MHz
0
• 2.输出频率间隔 输出频率间隔 • 3.转换时间 转换时间
K0 =
2π × (46 − 36) × 106 rad 10V
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频率合成器的设计与制作这次课程设计的主要内容是频率合成器的设计与制作,首先了解什么是频率合成器。

它有哪几个部分组成,哪些参数对它的技术指标有影响,然后是选择元器件,搭试电路,排版安装,测试数据,分析结果。

随着通信、雷达、宇航和遥控遥测技术的不断发展,对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。

为了提高频率稳定度,经常采用晶体振荡器等方法来解决,但它不能满足频率个数多的要求,因此,目前大量采用频率合成技术。

频率合成器:通过对频率进行加、减、乘、除的运算,可从一个高稳定度和高准确度的标准频率源,产生大量的具有同一稳定度和准确度的不同频率。

频率合成的方法很多,大致可分为直接合成法和间接合成法俩种。

直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算,得到各种所需频率。

直接合成法的优点是频率转换时间短,并能产生任意小的频率增量。

但它也存在一些不可克服的缺点,用这种方法合成的频率范围将受到限制。

更重要的是由于大量的倍频,混频等电路,就要有不少滤波电路,使合成器的设备十分复杂,而且输出端的谐波、噪声及寄生频率难以抑制。

而间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。

频率合成器是从一个或多个参考频率中产生多种频率的器件。

它在信息通信方面得到了广泛的应用,并有新的发展。

频率合成器的核心组成是锁相环路(PLL)。

锁相的意义是一种相位负反馈控制系统,它利用相位的稳定来实现频率锁定,即“锁相”。

控制电路是利用反馈原理实现对自身的调节与控制。

AGC、AFC、PLL 分别对交流信号的三个参数振幅、频率、相位进行自动控制。

能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。

实现锁相的方法称为“锁相技术”。

锁相环路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

这里首先对锁相环路作一个简单介绍。

9.1 锁相环路的基本组成及工作原理9.1.1 锁相环路的基本组成锁相环路的基本组成框图如图9.1.1所示。

锁相环主要由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成,其中,PD和LF构成反馈控制器,而VCO就是它的控制对象。

鉴相器(PD)实现相位差——电压的转换。

将鉴相器替代AFC系统中的鉴频器就得到锁相环路的方框图。

鉴相器(鉴相器)(PD)、压控振荡器(VCO)。

低通滤波器三部分组成,如图1所示。

图1图9.1.1 锁相环路的基本组成框图压控振荡器的输出Uo接至鉴相器的一个输入端,其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于鉴相器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较,比较结果产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差,经过低通滤波器滤除高频分量后,取出其中缓慢变化的直流或低频电压分量uc(t)作为控制电压。

显然,平均值电压uc(t)将随着相位差的变化作相应的变化。

而uc(t)加到VCO的控制输入端,从而控制VCO的振荡频率,朝着减小VCO输出频率和输入频率之差的方向变化,于是uo(t)与ui(t)的相位差不断减小,最终可能等于某一较小的恒定值,即二者的相位被“锁定”。

容易理解,当相位被锁定后,输入信号频率ωi与输出信号频率ωo必然相等。

两相位差保持恒定(即同步)称作相位锁定。

注意:环路锁定后,相位差不可能为零,否则就没有控制量。

下面通过电路仿真来讨论锁相环路的各部分工作原理。

1.鉴相器(PD)鉴相器:用来检测输出信号uo(t)与输入信号ui(t)之间的相位差,并转化为误差电压ud(t)。

有两个输入一个是环路的输入信号ui(t),另一个是VCO的输出信号uo(t)一个输出是与输入信号ui(t)相位差成比例的误差电压ud(t) 举例:用模拟乘法器来实现鉴相器的功能。

可设输出电压和输入电压分别为uo(t)=Uomcosωotui(t)=Uimsinωit +ud(t)=K uo(t) ui(t)=K Uomcosωo t Uimsinωit=1/2 K UomUim[sin(ωo+ωi )t + sin(ωi -ω o)t]第一项为高步分量,不能通过低通滤波器则ud(t)= 1/2 K UomUim sin(ωi -ω o )t令(ωi -ω o )t=θe(t) kd=1/2 K UomUim为鉴相灵敏度。

则ud(t) = kd sinθe(t)鉴相特性如下图:θe(t)由于模拟乘法器构成的鉴相器的ud与θe的关系是正弦型的,所以这种鉴相器又称为正弦型鉴相器。

在实际工作中,θe很小,当θe<300时sinθe=θe则ud(t) = kdθe(t)鉴相器输出电压ud与两输入信号之间的相位差θe有关,且当θe 约在-300到300范围内,ud和θe的关系才近似为线性的,2.环路滤波器(LF)环路滤波器是一个低通滤波器,它对环路的正常工作有重大影响,因此它也是锁相环路中的一个基本环节。

图9.1.3所示为一简单RC 低通滤波器。

环路滤波器的作用是把鉴相器输出电压中的高频分量及干扰杂波抑制掉,而让鉴相器输出电压中的低频分量或直流分量通过。

图9.1.4所示电路为较常用的滤波器,一般R2<< R1,其作用是减少高频信号的衰减,从而提高锁相环路的捕捉和跟踪(频率)范围,但抗高频干扰的性能下降。

此类滤波器也称为比例积分滤波器。

C R2(a)(b)比例积分滤波器(a)无源比例积分滤波器(b)有源比例积分滤波器3.压控振荡器(VCO)压控振荡器是瞬时角频率受控制电压控制的一种振荡器,实际上是一种电压-频率变换器。

压控振荡器的电路形式很多,图所示电路为用变容二极管D1的电容Cj来调节振荡器的频率的电路,这是一种简单的压控振荡器。

Uc2V压控振荡器的仿真压控振荡器振荡频率的变化量∆fv与控制电压∆uC有关,且从总体上看,∆fv与∆uC的关系近似为线性的。

以上说明的是环路滤波器的输出电压是怎样改变压控振荡器角频率(ωv=2πfv)的。

在锁相环路中,改变的振荡角频率还要送回到鉴相器中去比较。

对鉴相器来说,直接起作用的是瞬时相位,而不是电压或频率。

但是,瞬时角频率的变化必然引起瞬时相位的变化,它们之间的关系是⎰⎰+==dt t u K t dt t t )()()()(c 00v ωωθ故压控振荡器的输出电压uv(t)以ω0(t) 为参考的瞬时相位为 ⎰=dt t u K t )()(c 0v θ9.1.2 锁相环路的基本特性1.捕捉与锁定特性环路捕捉过程:由于自身的调节作用,锁相环路由起始的失锁进入锁定的过程。

捕捉带:环路能够由失锁进入锁定所允许的最大固有频差,称为环路的捕捉带,用∆fP 表示。

讨论:当环路未加输入信号,VCO 振荡频率为固有振荡频率ωr 环路加输入信号的频率为ωiΔω=ωi -ω r有三种情况(1)当Δω较小,即ωi 与ω r 接近,Δω在LF 通频带范围之内 ----uc(t)控制VCO 的ω O使ωO ≈ωi 并且保持一小剩余相差(2)当Δω很大,Δω在LF 通频带范围外,衰减很大,不能通过LF ,VCO 没有控制电压,则VCO 输出仍为ω r ,ω r ≠ ωi 环路不能锁定。

(3)当Δω较大,但仍小于捕捉带,ud 受到较大衰减,仍有输出,使VCO 的ωO 变化,接近ωi 经过一定时间后锁定(反馈和控制),捕捉时间较长。

可以看出,当∆ω>∆ωP时,环路将不能锁定。

捕捉带与环路滤波器及VCO的控制范围有关。

捕捉带∆ωP的测定:使fi很小时,环路失锁,增加信号发生器的频率,使环路锁定,这时信号发生器的频率为fimin,继续增加信号发生器的频率,使环路失锁,再减小信号发生器的频率,使环路锁定,这时信号发生器的频率为fimax,则∆fP=fimax-fimin。

2.自动跟踪过程当锁相环路处于锁定状态时,ωv =ωi。

此时,若ωi在一定的范围内变化,ωv便跟随变化,并始终基本保持ωv =ωi,这一过程称为跟踪。

同步带:环路能维持自动跟踪特性的最大固有频差称为同步带。

用∆fH表示。

当∆f0>∆fH时,环路将不能跟踪。

一般有∆fH>∆fP。

由于锁相环路具有自动跟踪特性,所以它相当于一高频窄带滤波器,不但能滤除噪声和干扰,而且能跟踪输入信号的载频变化,可以从有噪声背景的输入已调波信号中提取出纯净的载波。

9.2 数字式锁相环路CD4046简介模拟锁相环路适合于工作频率较高、频率变化范围较小的情况,因为若工作频率太低,则滤波器不能有效分离差频与和频信号、以及高次谐波信号;同时由于正弦型鉴相器的线性动态范围较小,若频率变化范围较大,则鉴相器不能产生有效的跟踪信号,从而无法实现锁相环路的锁定。

锁相环路中若鉴相器采用数字式鉴相器,则称为数字式锁相环路。

数字式锁相环路的工作频率范围宽,若其VCO采用RC型振荡器,则工作频率最低可达几HZ以下。

常用的数字式锁相环路有CD4046、MC145152、MC145156等。

下面对CD4046作一个简单介绍。

CD4046是通用的CMOS锁相环集成电路,属于低频锁相环路。

其特点是电源电压范围宽(为3V-18V),输入阻抗高(约100MΩ),动态功耗小,在中心频率f0为10kHz下功耗仅为600μW,属微功耗器件。

图2是CD4046的引脚排列,采用 16 脚双列直插式,各引脚功能如下:图9.2.1所示为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。

芯片内含有一个低功耗、高线性VCO,两个工作方式不同的鉴相器PDI和PDII,A1为PDI和PDII的公用输入基准信号放大器,源跟随器A2与VCO输入端相连是专门作FM解调输出之用的,此外还有一个6V左右的齐纳稳压管。

5脚为VCO禁止端,高电平时VCO停振。

CD4046的1脚为锁定指示,高电平表示环路锁定。

2脚鉴相器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的地和正端。

9脚压控振荡器的控制端。

10脚解调输出端,用于FM解调。

11、12脚外接振荡电阻。

13脚鉴相器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

图9.2.1 CD4046的内部组成框图是CD4046内部电原理框图,主要由鉴相器Ⅰ、Ⅱ、压控振荡器(VCO)、线性放大器、源跟随器、整形电路等部分构成。

鉴相器Ⅰ采用数字逻辑异或门结构,当两个输人端信号Ui、Uo的电平状态相异时(即一个高电平,一个为低电平),输出端信号UΨ为高电平;反之,Ui、Uo电平状态相同时(即两个均为高,或均为低电平),UΨ输出为低电平。

由于CMOS门输出电平在0~VDD之间变化。

所以只要用简单的积分电路就可以取出平均电平,因而使锁项环路的捕捉范围加大。

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