第5篇 数字集成电路系统设计

第五章 数字集成电路系统设计
另一种方法是采用场效应管作为编程开关，编程 数据储存于EPROM、EEPROM、FLASH RAM等可重 复擦写的存储器中。这类器件灵活性大，适用于不同 的场合。缺点是价格较高。
图 5 - 19 和图 5 - 20 分别是可编程与阵列和可编 程或阵列的实际电路结构及其等效电路举例。
乘 积项
P1 P2 P3 P4
乘 积项
F(P 1, P 2, P 3, P 4) GN D
P1 P2 P3 P4
F(P 1, P 2, P 3, P 4) ＝ P2＋ P4
GN D
F(P 1, P 2, P 3, P 4) ＝ P2＋ P4
图 5 - 20 可编程或阵列及其等效电路举例
第五章 数字集成电路系统设计
第五章 数字集成电路系统设计
GAL器件的输出级OLMC的电路结构如图5 - 27 所 示。 从图中可以看出, OLMC主要由一个D触发器, 一 个用于选择输出方式和极性的 4 输入多路选择器（4-1 MUX）和一个用于选择反馈信号的两输入数据选择器 （2-1 MUX）构成。
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F1＝ P 3＋ P 5＋ P 7
F2＝ P 2＋ P 4＋ P 5＋ P 6
F3＝ P 1＋ P 2＋ P 7
P1
P3
P5
P7
P2
P4
P6
图 5 - 21 用可编程与/或阵列实现给定逻辑功能的实例
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2. 可编程逻辑器件的输出结构 PLD输出部分的主要作用是提供输出信号的极性选 择， 控制三态输入/输出， 输出信号的寄存与反馈等。 图5 - 22 所示是PLD器件几种常见的输出极性： 同 相输出、 反相输出、 互补输出和可编程极性选择输出。
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5.4.2 几种典型的可编程逻辑器件 1. 可编程阵列逻辑（PAL）器件 PAL器件的特点是其只具有一个可编程的与阵列
和一个固定的或阵列。 在固定的或阵列中， 对于每一 根输出线， 其相应的或逻辑输入固定接至特定的一组 乘积项。 图5 - 25 所示是标准PAL器件的逻辑表示， 图中每一个或逻辑的输入固定接到三个可编程与阵列 输出的乘积项， 因此可以实现三个乘积项之和（SOP, Sum Of Product）的逻辑函数表达式。
Q SP
锁 存 输 出 /信 号 反 相
AR
DQ
CLK
Q SP
锁 存 输 出 /信 号 同 相
S0＝ 0 S1＝ 0
S0＝ 1 S1＝ 0
…
…
S0＝ 0 S1＝ 1
组 合 输 出 /信 号 反 相 S0＝ 1 S1＝ 1
互 补 输出
XORE
可 编 程极 性 选 择输 出
GN D
图 5 - 22 PAL器件极性选择输出电路
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图5 - 23 是三态输出缓冲器及其反馈支路的输入/输 出结构。 由于具有三态输出缓冲器， 所以与之相连的 引脚实际上是一个可配置的双向输入/输出接口。 该三 态缓冲器的控制端由一个专用的乘积项控制， 当该乘 积项为1时， 三态缓冲器处于开通状态， 对应的引脚 作为输出口使用， 同时该输出信号可以反馈回与阵列； 若该乘积项为0， 三态缓冲器处于高阻状态， 对应的 引脚则为输入口。
可编程或阵列 输出控制单元
输入
乘积项
乘 积 项之 和
输出
图 5 - 18 可编程逻辑器件的基本电路结构
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1) 可编程与/或阵列 可编程与/或阵列是除现场可编程门阵列（FPGA） 外大部分PLD器件实现各种逻辑功能的基础。 其逻辑 功能主要由二极管开关电路实现， 可编程功能在技术 上有两种实现方法。 一种方法是采用可以由用户编程器控制熔断的熔 丝技术， 用该技术生产的PLD器件只能进行一次性编 程， 编程一旦完成， 实现的功能就确定下来， 不能进 行修改， 即所谓的OTP（One Time Programble）。它 适合于批量生产型的电路或高可靠性电路，不适合数 字系统在开发、研制阶段使用。
12 I/ O1
(8 )
11 OE
(7 )
图 5 - 26 AMD公司PAL16R6电路结构图
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2. 通用逻辑阵列（GAL）器件 GAL器件与PAL器件有两个主要区别， 一是GAL 器件具有一种灵活的、 可编程的输出级结构， 称为输 出逻辑宏单元（OLMC, Output Logic Micro Cell）； 另 一点是GAL器件普遍采用了EEPROM的浮栅工艺技术 作为编程部件， 具有可擦除、 可重新编程的能力， 因 此其应用更加灵活、 广泛。
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…
P1 Pn
…
I1 IN V
Ik IN V
P n＋ 1 反馈
IN V
… Sm
(a)
IO m 三 态 缓冲 器
反 馈 ＝ Sm Sm
(b)
IO m (o ut put )
反 馈 ＝ IOm
Sm
IO m
(i np ut)
(c)
图 5 - 23 三态输出缓冲器和反馈支路的输入/输出结构 (a) 三态输出缓冲器； (b) 反馈支路的输入结构; (c) 反馈支路的输出回路
于图 5 - 18 所示的基本电路结构。 由图可见， PLD电路由输入控制电路、 可编程与/
或阵列、 输出控制电路与反馈回路等部分组成。
… …
… … …
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I1 IN V
I2 IN V
反 馈 回路 Fm
F1
P1
S1
O1
P2
S2
O2
Ik IN V
Pm
Sm
Om
可 编 程与 阵 列
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OLMC中的两个多路数据选择器由两位可编程的特 征码S0与S1控制， 一共有 4 种输出方式， 如图 5 - 28 所示。 其输出方式说明见图 5 - 27 中的表格。
图 5 - 29 给出的是一个实际GAL器件的逻辑结构图。
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…
AR
DQ
CLK
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A
B
IN V
FUSE
UCC F(A, B, C)
C
IN V
A B IN V C IN V
IN V
UCC
A
IN V
B
F(A, B, C) ＝ ABC
IN V
C
IN V
IN V
A BC
图 5 - 19 可编程与阵列及其等效电路举例
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P1 P2 P3 P4
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CLK 1 (2 4 )
1 6 R6 (-4 )
8～11 16～19 24～27
0～3 4～7
12～15 20～23 28～31
0
～
7
I1 2 (2 5 ) 8
20 UCC
(2 3 )
19 I/ O8
(2 2 )
GN D
(2 1 )
～
～
～
15
I2 3 (2 6 ) 16
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一位全加器的逻辑运算表达式为：
Sum ABC in ABCin ABCin ABCin Cout AB C(A B) AB AC BC
(5-2)
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根据式(5 - 2)可以得到一位全加器的逻辑电路图如 图 5 - 1 所示。 注意， 该全加器电路利用进位输出信 号Cout来产生和Sum， 此时Sum信号相对于Cout会有一个 延时。 该特性对于多位并行加法器是合适的， 因为在 多位并行加法器中, Cout信号是“逐级”通过各位的， 所以进位延时应尽量小。
乘积项
乘 积 项之 和
反 馈 缓冲 器
Pa
P J K X CLK
Ra
H O
负载允许 输出允许
La
Ea
Fa
G2 线 —或
G1 J
MD-1 K
G2
JK触 发 器 操 作 方 式
G3 负载
G1
MD-0
IN V
G2
DRE
D触 发 器 操 作 方 式
J＝ D K＝ D
图 5 - 24 寄存器型可编程的输出级结构
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由于此类型的输入/输出结构可以进行灵活配置， 其外部的输入/输出接口类型可以根据需要进行分配， 所以应用比较灵活。 又因为此结构具有反馈支路， 可 以构成简单的触发器， 因而可以实现简单的时序逻辑 功能。
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触 发 器类 型 控 制 Fc
G1 M0
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I1 输入
Ik
…
IN V
IN V …
P1 乘积项
Pm UCC
Si 熔 丝 连接
GN D XORE Di＝ SiX OR 0＝ Si
Si 熔 丝 熔断
XORE Di＝ SiX OR 1＝ Si
UCC
可 编 程极 性 输 出的 配 置 方
法
同 相 信号 输 出
反 相 信号 输 出
将可编程与阵列输出的乘积项接至可编程或阵列 的输入， 就构成能够实现复杂逻辑功能（与/或逻辑） 的可编程与/或阵列。 图5 - 21是用可编程与/或阵列实 现给定逻辑功能的实例。
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A IN V
B IN V
C IN V
D IN V
E IN V
P 1 ABDE P2 ABCD P3 ABCDE P 4 BDE P5 ABCDE P 6 BCE