Quartus 时序优化指南(中文)

f 对于一个级联的 DSP 模块的设计示例，请参考 Cascaded DSP Design Example。
表 1. ALTMULT_ADD 宏功能选项
部分 通常
乘法器表示法 输入配置 输出配置
设置 乘法器的数量是多少？ A 输入总线应该有多宽？ B 输入总线应该有多宽？ “ 结果 ” 输出总线应该有多宽？ 为每个时钟创建一个相关的时钟使能 乘法器 A 输入的代表格式是什么？ 乘法器 B 输入的代表格式是什么？ 乘法器的寄存器输入 A 乘法器的寄存器输入 B 乘法器的输入 A 与什么相连接？ 乘法器的寄存器输出
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级联的 DSP 模块
图 1 显示通过表 1 所列出的宏功能设置来实现级联的 DSP 模块。关键时序路径在第一 个 DSP 模块的输入寄存器到第二个 DSP 模块的输出寄存器之间出现。
图 1. 长级联路径
Arria V 时序优化指南
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级联的 DSP 模块
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最差路径时序报告
图 6 显示在应用流水线时序优化指南之后的最差路径时序报告。关键路径在相同 DSP 模块之内出现 ( 如图 6 显示的高亮部分 ), 但它不会影响 312.5 MHz 的目标 fMAX。
图 6. 应用流水线优化指南时的最差路径时序报告
0 0
AV
AX
ADDNSUB_B
0 0
AV
AX
ADDNSUB_B
Data_Out
BY
BY
BX
BX
时序分析
本章节显示对于级联的 DSP 模块的关键时序路径的时序分析。设计示例约束在 312.5 MHz。
fMAX 和裕量
图 2 显示利用表 1 的设置来实现级联的 DSP 模块设计示例的 fMAX 和裕量。
Arria V 时序优化指南
AN-652-1.0
应用笔记
本文档为 Arria® V FPGA 设计中一组确定的关键时序路径的情况介绍了时序优化的指 南。时序分析提供每个关键时序路径情况的讨论，以帮助您理解关键时序路径。为设 计时序性能的优化提供时序指南。为每个示例情况提供一个 Quartus Archive File (.qar) 作为设计示例。
Data_Out
Introduce the Output Register at the First DSP Block to Reduce the Overall Delay of the Data Arrival Path to the Destination Register. This Implementation is Possible By Using the HDL Inference
图 3. DSP 模块之间的关键路径
来自百度文库
优化指南
本章节提供了两个指南，以优化级联的 DSP 模块的时序性能。
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级联的 DSP 模块
指南 1：流水线 （Pipelining）
流水线可用于减少数据到达路径。请参考 “ 附录 ” 中的 HDL 示例 , 来映射图 4 中的 寄存器。
值 4 个乘法器
18 位 19 位 39 位 禁用 有符号 有符号 使能 使能 乘法器输入 禁用
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本章节显示在 DSP 模块和核心逻辑之间出现的关键时序路径的情况。表 4 列出用于实 现图 10 中显示的配置的 ALTMULT_ADD 宏功能设置，产生的关键时序路径，如下所示。
图 10. DSP 模块和核心逻辑接口的关键时序路径
0 0
AV
ADDNSUB_B
Registers
AX
BY BX
0 0
AV AX
值 2 个乘法器
18 位 19 位 38 位 禁用 有符号 有符号 使能 使能 使能 乘法器输入 使能
图 7. 并行 DSP 模块
Clock
dataa_0[17..0] dataa_1[17..0] datab_0[18..0] datab_1[18..0]
dataa_2[17..0] dataa_3[17..0] datab_2[18..0] datab_3[18..0]
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级联的 DSP 模块
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最差路径时序报告 图 9 显示最差路径时序报告，它在 DSP 模块之内出现，但它不会影响其要求的性能。
图 9. 并行 DSP 模块的最差路径时序报告
指南 1 和指南 2 之间的比较
对于 DSP 模块两种优化技术的实现具有类似的性能表现。表 3 列出了 “ 指南 1：流水 线 （Pipelining）” 相对于 “ 指南 2：并行 DSP 模块 ” 在延迟和资源利用上的优 势。
通常
result[37..0]
adder
dataa[37..0]
result[37..0]
datab[37..0]
result[37..0] cout
fMAX 和裕量 图 8 显示当实现并行 DSP 模块时的 fMAX 和裕量。
图 8. 并行 DSP 模块的 fMAX 和裕量
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ADDNSUB_B
Long Integrated Circuit Delay to the First Labcell
Long Integrated Circuit Delay to the First Labcell
Long Logic Levels
BY
BX
1 核心逻辑指的是 LAB 中的专用寄存器。
图 4. 级联 DSP 模块的时序优化指南 1
0 0
AV
AX
ADDNSUB_B
Data_Out
To Match the Latency of the 4 Inputs in the First DSP Block, Add a Layer of Registers
BY
BX
0 0
AV
AX BY
BX
ADDNSUB_B
图 2. 对于级联的 DSP 模块来自 TimeQuest 时序分析器的 fMAX 和裕量值
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级联的 DSP 模块
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最差路径时序报告
图 3 中的蓝色高亮行显示最差路径时序报告中的关键路径。关键路径在一个 DSP 模块 传输到另一个 DSP 模块 ( 如高亮部分所示 ) 之间出现，增加了数据到达路径。DSP 模块 的位置显示它们彼此毗邻，这表明已经优化了布局。
表 3. 指南比较 指南 1：流水线
3 个时钟延迟 利用 DSP 模块之内的加法器的 DSP 模块
指南 2：并行 DSP 模块 4 个时钟延迟 额外的 LE 来实现加法器逻辑
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DSP 模块和核心逻辑接口
DSP 模块和核心逻辑接口
指南 2：并行 DSP 模块
要满足您的时序要求，可以将级联的 DSP 模块更改为并行 DSP 模块。
将 DSP 模块并行连接到一个外部加法器逻辑。不是把 ALTMULT_ADD 宏功能配置成包含 四个乘法器，而是将其配置成含有两个乘法器。在加法器单元和乘法器的输出上使能 寄存器 ( 表 2)。举例说明其中两个模块并使用一个加法器连接它们，如图 7 所示。
设置 乘法器的数量是多少？ A 输入总线应该有多宽？ B 输入总线应该有多宽？ “ 结果 ” 输出总线应该有多宽？ 为每个时钟创建一个相关的时钟使能 乘法器 A 输入的代表格式是什么？ 乘法器 B 输入的代表格式是什么？ 加法器单元的寄存器输出 乘法器的寄存器输入 A 乘法器的寄存器输入 B 乘法器的输入 A 与什么相连接？ 乘法器的寄存器输出
示例情况被用于显示各种关键时序路径。时序结果可能有所不同，取决于 Quartus® II 软件的版本和所用的 Arria V 器件。所提供的指南可以帮助您优化指定的关键时序路 径。
级联的 DSP 模块
本章节显示在级联的 DSP 模块之内出现的关键时序路径的情况。表 1 列出了用于实现 级联的 DSP 模块的 ALTMULT_ADD 宏功能的设置。
altmultadd
Two “Sum-of-2-Mult” DSP Blocks Connected in Parallel
dataa_1[17..0] datab_0[18..0] datab_1[18..0]
result[37..0]
altmultadd2
dataa_0[17..0] dataa_1[17..0] datab_0[18..0] datab_1[18..0]
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级联的 DSP 模块
f 对于一个并行 DSP 模块的设计示例，请参考 Using Parallel DSP Blocks Design Examples。
表 2. ALTMULT_ADD 宏功能选项
部分 通常 乘法器表示法 输入配置 输出配置
f 要了解将把一个流水线和级联的 DSP 模块一起使用的设计示例的详细信息，请参考 Pipeline with Cascaded DSP Blocks Design Example。
fMAX 和裕量 图 5 显示当您将流水线和级联的 DSP 模块一起使用来实现设计示例的 fMAX 和裕量。
图 5. 来自 TimeQuest 时序分析器的 fMAX 和裕量值
f 对于一个 DSP 模块和核心逻辑接口的设计示例，请参考 Parallel DSP Blocks Interfacing Core Logic Design Example。
表 4. DSP 模块和核心逻辑接口的 ALTMULT_ADD 宏功能选项 (1/2)
部分
设置
乘法器的数量是多少？
A 输入总线应该有多宽？