东南大学+数字电路实验+第4章_时序逻辑电路

东南大学电工电子实验中心

实验报告

课程名称：数字逻辑电路设计实

践

第 4 次实验

实验名称：基本时序逻辑电

路

院（系）：信息科学与工程学院专业：信息工程

姓名：学号：

实验室: 实验组别：

同组人员：无实验时间：

评定成绩：审阅教师：

时序逻辑电路

一、实验目的

1. 掌握时序逻辑电路的一般设计过程；

2. 掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求；

3. 掌握时序逻辑电路的基本调试方法；

4. 熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。

二、实验原理

1. 时序逻辑电路的特点（与组合电路的区别）：

——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。

2. 时序逻辑电路的基本单元——触发器（本实验中只用到D触发器）

触发器实现状态机（流水灯中用到）

3. 时序电路中的时钟

1) 同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端）

2) 时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过电路产生，就是用到此原理。

4. 常用时序功能块

1) 计数器（74161）

a) 任意进制的同步计数器：异步清零；同步置零；同步置数；级联

b) 序列发生器

——通过与组合逻辑电路配合实现（计数器不必考虑自启动）

2) 移位寄存器（74194）

a) 计数器（一定注意能否自启动）

b) 序列发生器（还是要注意分析能否自启动）

三、实验内容

1. 广告流水灯

a. 实验要求

用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。

1 写出设计过程，画出设计的逻辑电路图，按图搭接电路。

2 将单脉冲加到系统时钟端，静态验证实验电路。

3 将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。

b．实验数据

设计电路。

1）问题分析

流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。

2）设三个触发器输出端状态为Q2Q1Q0，则状态图如下

状态转换卡诺图：

每个输出端状态转换卡诺图为：

00 01 11 10

0 1 0 0 1

1 1 0 0 1

根据卡诺图得到逻辑表达式:

3）根据以上分析设计出最终电路图如下：

静态验证

动态验证

波形记录：

2. 序列发生器

实验要求

用触发器设计一个具有自启动功能的01011序列发生器。

1) 写出设计过程，画出设计的逻辑电路图。

用Multisim进行化简处理，得：

An+1=Bn

Bn+1=Cn

Cn+1=Dn

Dn+1=An'+Dn'=（An+Dn）'

2) 按图搭接电路，将单脉冲加到系统时钟端，静态验证实验电路。

3) 将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲CLK、触发器的输出端上的波形。

3. 智力竞赛抢答器

4. 简易数字钟

实验要求：设计一只只有小时和分钟功能的简易数字钟，输入时钟脉冲周期为1min，四位数码管用于显示，高位用于显示小时，低位用于显示分钟。

分钟（低、高位）小时（低、高位）

设计电路图如下：

实验中遇到的困难及解决过程：

1) 实际电路时，不能单纯的只想着设计60-24的计数器，这样容易分解成

6*10和3*8,但因要用电子数码管输出，就只能分解为10*6（顺序）和20+3，就要用到7420，级联方式不一样。

2) 电子数码管输出时，如不考虑74161置零的延迟，就会出现先有19分，

再有10分、11分···的情况，所以必须考虑74161的置零的延迟，故需给

74161的时钟加非门。（实际的芯片没有非门，故不用处理这个延迟，不用再加非门）

3) 74161与数码管连接时注意高低位的连接顺序，否则会出现乱码。

4) 测试的时候要各种情况都测试到。我开始测试的时候，没有测试到23:59

的情况，后来发现时钟到23:59后不置零，设计存在缺陷，又重新设计最后才做对.

5) 实际测试时会有开始置零不对、线接触不好等因素影响实验结果，要仔细

排查才能得出正确结论。

5. 序列发生器

a. 实验要求

分别用MSI计数器和移位寄存器设计一个具有自启动功能的01001序列信号发生器。

写出设计过程，画出电路逻辑图。

搭接电路，并用单脉冲静态验证实验结果。

加入TTL连续脉冲，用双踪示波器和逻辑分析仪观察并记录时钟脉冲CLK、序列输出端的波形。

b. 实验数据

（一）用MSI计数器设计

设计电路。

1）问题分析：

码的长度为5，需要一个模5的计数器，由于计数器自身的特点排除了冗余状态影响，因此不需要考虑自启动问题。

3-8译码器的每一路输出，是各地址变量组成函数的一个最小项的反变量，利用其中一部分输出端输出的与非关系，也就是它们相应最小项的或逻辑表达式，能实现各种逻辑函数。将状态表中所有Y=1的项取出来与非，可实现序列发生器的组合逻辑功能。

2）状态转换表如下：