集成电路原理
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1、互连延迟 长互连情况下，寄生分布阻容网络可等效如图5-1所示。
其中：r，c——单位长度的电阻、电容（/m、F/m） L——连线总长度
图5-1 寄生分布阻容网络等效电路
若令：d——连线厚度；W——连线宽度；——电阻率 tox——连线间介质厚度； 扩散层=1/(Nq)
则：
r 单位长度下的电阻
d W
（3）诱发寄生可控硅触发的三个因素： • T1、T2管的值乘积大于1，即npnpnp>1。 • T1、T2管EB结均为正向偏置。 • 电源提供的电流维持电流IH。
（4）诱发闩锁的外界条件： 射线瞬间照射，强电场感应，电源电压过冲，跳变电压，
边际电场效应电容为：
Cff (fF/m)
Cff=0.0434=0.172fF/m2 而单位面积的平板电容：
PolySi-Sub
0.0430.004
C平板=ox/tox=0.058fF/m2 Cff与C平板已在同一量级，不 能忽略，需重新计算：
Metal1-Sub Metal2-Sub
0.0440.001 0.0350.001
（1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的 反向漏电流，T1、T2截止。
（2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电 流，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈 值电压，T1导通，通过RW吸收电流。当RW上压降足够大，T2 导通，从而使VDD、VSS之间形成通路，并保持低阻。当 npnpnp>1，则发生电流放大，T1、T2构成正反馈，形成闩锁 ，此时，即使外加电压撤除仍将继续保持，VDD、VSS间电流不 断增加，最终导致IC烧毁。
5.1.4 CMOS电路中的闩锁（Latch-up）效应 ——闩锁效应为CMOS电路所独有，是由于CMOS结构中存在 pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos 电路中不会出现。 1、CMOS电路中寄生可控硅结构的形成
图5-5 CMOS反相器剖面图和寄生可控硅等效电路
由图5-5可见，由CMOS四层pnpn结构形成寄生可控硅结构。
Cm=(1+KV)CGD，KV为电压放大系数。
5.1.3 寄生沟道
图5-4 寄生沟道形成示意图
场开启
——当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施： （1）增厚场氧厚度t’OX，使V’TF，但需要增长场氧时间，对前 部工序有影响，并将造成台阶陡峭，不利于布线。 （2）对场区进行同型注入，提高衬底浓度，使V’TF。但注意 注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的 下降。 （3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距 拉大，以使W/L，ron，但这样将使芯片面积，集成度。
5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻 MOS IC尤其是Si栅MOS电路中，常用的布线一般有金属、
重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅 化物几种。由于其特性、电导率的差异，用途也有所不同。 随 着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不 容忽略，并成为制约IC速度提高的主要因素之一。
1 2
R
(C平板
C ff
2) L2
Metal3-Sub
1 15 (0.058 0.043 2) 10 3 (110 3 )2 2
1.08(ns)
0.0330.001
2、导电层的选择
（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽 度，只有在连线交叉“过桥”时，才考虑其他导电层。 （2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源 布线。 （3）通常应使晶体管等效电阻远大于连线电阻，以避免出 现电压的“分压”现象，影响电路正常工作。
例5-1：
已知：采用1m工艺，n+重掺杂多晶硅互连方块电阻R=15/， 多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。
求： 互连长度为1mm时所产生的延迟。
解： 采用分布RC模型，得：
1 2
r c L2
1 2
d
W
ox
W tox
Байду номын сангаас2
1 2
R
ox
t ox
L2
1 2
15
3.9 8.854 1012 6000 1010
(Vout
)
r
c 2
L2
（5-5）
注意：
此时，若按集总模型处理：即将整个长连线等效为一总的
R总、C总，则；
图5-2 集总模型等效电路
(Vout ) R总 C总
L
d W
ox
LW tox
r c L2
（5-6）
可见，与分布网络分析情况差1/2的关系，而与实际测试 相比，分布模型更为接近。因此，在分析长互连延迟时应采用 分布RC模型。
c ox W
tox
（5-1）
节点i的电位Vi响应与时间t的关系：
c L Vi t
(Vi1 Vi ) (Vi Vi1) r L
（5-2）
当L0，有：
r c dV dt
2V x 2
（5-3）
近似处理，求解得：
(Vout
)
r
c
(L)2
[
N(N 2
1) ]
（5-4）
若 N L ，则有： L
（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注 意寄生电容的影响：扩散层与衬底间电容较大，很难驱动，在某 些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可 能短。
5.1.2 寄生电容
CMN
CM
CGS, CGD
CMOS Cpn
CMOS——单位面积栅电容=COX，是节点电容的主要组成部分 CM ——Al-场氧-衬底间的电容（CMOS/10） CMN ——Al-场氧-n+区之间的电容（23CM） Cpn ——D、S与衬底之间的pn结电容（Nsub， Cpn） CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：
(1 103 )2
0.43(ns)
补充材料：
图5-3 由边际电场效应产生的寄生电容 Cff（ Fringing Field）
C ff
ox
L
[
ln 1
2
tox d
[1
d]
1
d tox
]
4 tox
对于1m CMOS工艺，单位长度Cff如下表所示。
由此，可见上例中单位面积的 表5-1 不同连线层与衬底间的Cff
其中：r，c——单位长度的电阻、电容（/m、F/m） L——连线总长度
图5-1 寄生分布阻容网络等效电路
若令：d——连线厚度；W——连线宽度；——电阻率 tox——连线间介质厚度； 扩散层=1/(Nq)
则：
r 单位长度下的电阻
d W
（3）诱发寄生可控硅触发的三个因素： • T1、T2管的值乘积大于1，即npnpnp>1。 • T1、T2管EB结均为正向偏置。 • 电源提供的电流维持电流IH。
（4）诱发闩锁的外界条件： 射线瞬间照射，强电场感应，电源电压过冲，跳变电压，
边际电场效应电容为：
Cff (fF/m)
Cff=0.0434=0.172fF/m2 而单位面积的平板电容：
PolySi-Sub
0.0430.004
C平板=ox/tox=0.058fF/m2 Cff与C平板已在同一量级，不 能忽略，需重新计算：
Metal1-Sub Metal2-Sub
0.0440.001 0.0350.001
（1）正常情况下，n-衬底与p-阱之间的pn结反偏，仅有极小的 反向漏电流，T1、T2截止。
（2）当工作条件发生异常，VDD、VSS之间感生较大的衬底电 流，在RS上产生较大压降。当T1管EB结两端压降达到EB结阈 值电压，T1导通，通过RW吸收电流。当RW上压降足够大，T2 导通，从而使VDD、VSS之间形成通路，并保持低阻。当 npnpnp>1，则发生电流放大，T1、T2构成正反馈，形成闩锁 ，此时，即使外加电压撤除仍将继续保持，VDD、VSS间电流不 断增加，最终导致IC烧毁。
5.1.4 CMOS电路中的闩锁（Latch-up）效应 ——闩锁效应为CMOS电路所独有，是由于CMOS结构中存在 pnpn四层结构所形成的寄生可控硅造成的。所以nmos或pmos 电路中不会出现。 1、CMOS电路中寄生可控硅结构的形成
图5-5 CMOS反相器剖面图和寄生可控硅等效电路
由图5-5可见，由CMOS四层pnpn结构形成寄生可控硅结构。
Cm=(1+KV)CGD，KV为电压放大系数。
5.1.3 寄生沟道
图5-4 寄生沟道形成示意图
场开启
——当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施： （1）增厚场氧厚度t’OX，使V’TF，但需要增长场氧时间，对前 部工序有影响，并将造成台阶陡峭，不利于布线。 （2）对场区进行同型注入，提高衬底浓度，使V’TF。但注意 注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的 下降。 （3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距 拉大，以使W/L，ron，但这样将使芯片面积，集成度。
5.1 MOS集成电路的寄生效应
5.1.1 寄生电阻 MOS IC尤其是Si栅MOS电路中，常用的布线一般有金属、
重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅 化物几种。由于其特性、电导率的差异，用途也有所不同。 随 着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不 容忽略，并成为制约IC速度提高的主要因素之一。
1 2
R
(C平板
C ff
2) L2
Metal3-Sub
1 15 (0.058 0.043 2) 10 3 (110 3 )2 2
1.08(ns)
0.0330.001
2、导电层的选择
（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽 度，只有在连线交叉“过桥”时，才考虑其他导电层。 （2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源 布线。 （3）通常应使晶体管等效电阻远大于连线电阻，以避免出 现电压的“分压”现象，影响电路正常工作。
例5-1：
已知：采用1m工艺，n+重掺杂多晶硅互连方块电阻R=15/， 多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。
求： 互连长度为1mm时所产生的延迟。
解： 采用分布RC模型，得：
1 2
r c L2
1 2
d
W
ox
W tox
Байду номын сангаас2
1 2
R
ox
t ox
L2
1 2
15
3.9 8.854 1012 6000 1010
(Vout
)
r
c 2
L2
（5-5）
注意：
此时，若按集总模型处理：即将整个长连线等效为一总的
R总、C总，则；
图5-2 集总模型等效电路
(Vout ) R总 C总
L
d W
ox
LW tox
r c L2
（5-6）
可见，与分布网络分析情况差1/2的关系，而与实际测试 相比，分布模型更为接近。因此，在分析长互连延迟时应采用 分布RC模型。
c ox W
tox
（5-1）
节点i的电位Vi响应与时间t的关系：
c L Vi t
(Vi1 Vi ) (Vi Vi1) r L
（5-2）
当L0，有：
r c dV dt
2V x 2
（5-3）
近似处理，求解得：
(Vout
)
r
c
(L)2
[
N(N 2
1) ]
（5-4）
若 N L ，则有： L
（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注 意寄生电容的影响：扩散层与衬底间电容较大，很难驱动，在某 些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可 能短。
5.1.2 寄生电容
CMN
CM
CGS, CGD
CMOS Cpn
CMOS——单位面积栅电容=COX，是节点电容的主要组成部分 CM ——Al-场氧-衬底间的电容（CMOS/10） CMN ——Al-场氧-n+区之间的电容（23CM） Cpn ——D、S与衬底之间的pn结电容（Nsub， Cpn） CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：
(1 103 )2
0.43(ns)
补充材料：
图5-3 由边际电场效应产生的寄生电容 Cff（ Fringing Field）
C ff
ox
L
[
ln 1
2
tox d
[1
d]
1
d tox
]
4 tox
对于1m CMOS工艺，单位长度Cff如下表所示。
由此，可见上例中单位面积的 表5-1 不同连线层与衬底间的Cff