第7章_时序逻辑电路的分析与设计习题
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
(整理)《数字逻辑电路》试题2.
一、选择题（每小题1.5分）第一章：1. 带符号位二进制数10011010的反码是（ ）。
A. 11100101B. 10011010C. 10011011D. 111001102. 十进制数5对应的余3码是（ ）。
A. 0101B. 1000C. 1010D. 11003. 二进制代码1011对应的格雷码是（ ）。
A. 1011B. 1010C. 1110D. 0001第二章：1. 下列公式中哪一个是错误的？ （ ）A. A A 0=+B. A A A =+C. B A )B A ('+'='+D. )C A )(B A (BC A ++=+2. 下列各式中哪个是三变量A 、B 、C 的最小项？ （ ）A. B A ''B. C B A +'+'C.ABCD. C B '+'3. 下列函数中不等于A 的是（ ）。
A. A ＋1B. A ＋AC. A ＋ABD. A （A ＋B ）4. 在逻辑代数的加法运算中，1＋1＝（ ）。
A. 2B. 1C. 10D. 05. A ⊕1＝（ ）。
A. AB. 1C. A 'D. 06. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是（）。
A. 3 B. 8 C. 14 D. 167. 下列函数中等于AB 的是（ ）。
A. （A ＋1）BB. （A ＋B ）BC. A ＋ABD. A （AB ）8. 为了将600份文件顺序编码，如果采用二进制代码，最少需要用（ ）位。
A. 3B. 10C. 1024D. 6009. 为了将600个运动员顺序编码，如果采用八进制代码，最少需要用（ ）位。
A. 3B. 4C. 10D. 75第三章：1. 采用漏极开路输出门电路（OD 门）主要解决了（ ）。
A. CMOS 门不能相“与”的问题B. CMOS 门的输出端不能“线与”的问题C. CMOS 门的输出端不能相“或”的问题2. 下列哪个特点不属于CMOS 传输门？（ ）A. CMOS 传输门属于双向器件。
时序逻辑设计原理
第7章时序逻辑设计原理
39
另一种商用的边沿JK触发器
74LS109
第7章时序逻辑设计原理
40
T(Toggle)触发器
T触发器：在每一个时钟脉冲的有效边沿都会
改变状态。 常用在计数器和分频器。 具有使能端的T触发器
由D触发器构成
由JK触发器构成
第7章时序逻辑设计原理
41
JK触发器 Vs D触发器
存器。
动态输入指示符
CLK 主锁存器 从锁存器
L
写入
不变
上升沿 锁存
开始写入
H
不变
写入
第7章时序逻辑设计原理
26
边沿D触发器功能特性
CLK为0的区间，QM发生变化； CLK为1后，QM的值传给Q。
第7章时序逻辑设计原理
27
边沿D触发器时间特性
传播延迟 (from CLK) 建立时间 (D before CLK) 保持时间 (D after CLK)
RS锁存器及典型操作
或非门构成的RS锁存器，有两个输入R、S，两个输出Q、QN。
S进行置位set， 使得Q输出1 R进行复位 reset，使得Q 输出0
(1)
(3)
(2)
(5) (4)
(6)
(7) (8)
(9)
(11) (10) (12)
RS正常输入
RS同时起作用
第7章时序逻辑设计原理
R和S不能同时取消， 否则会导致震荡状态或亚稳态。
史信息。
时序电路的状态个数有限：
有限状态机 状态的流转反映了电路的特性。
第7章时序逻辑设计原理
3
时序电路导读
状态变化的驱动方式：
时钟clock 有效电平：通常在时钟的触发沿内状态发生改变。 时钟周期tper、时钟频率、时钟触发沿、占空比
数字电子技术基础习题册答案
第7章 时序逻辑电路【7-1】已知时序逻辑电路如图所示，假设触发器的初始状态均为0。
(1 )写出电路的状态方程和输出方程。
(2) 分别列出X =0和X =1两种情况下的状态转换表，说明其逻辑功能。
(3) 画出X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形。
1J 1KC11J 1KC1Q 1Q 2CPXZ1图解：1．电路的状态方程和输出方程n 1n2n 11n 1Q Q Q X Q +=+n 2n 11n 2Q Q Q ⊕=+ CP Q Q Z 21=2．分别列出X =0和X =1两种情况下的状态转换表，见题表所示。
逻辑功能为 当X =0时，为2位二进制减法计数器；当X =1时，为3进制减法计数器。
3．X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形如图(b)所示。
题表Q Q Z图(b)【7-2】电路如图所示，假设初始状态Q a Q b Q c =000。
(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。
(2) 试分析该电路构成的是几进制的计数器。
Q c图解：1．写出驱动方程1a a ==K J ncn a b b Q Q K J ⋅== n b n a c Q Q J = n a c Q K = 2．写出状态方程n a 1n a Q Q =+ n a n a n a n a n c n a 1n b Q Q Q QQ Q Q +=+ nc n a n c n b n a 1n b Q Q Q Q Q Q +=+3．列出状态转换表见题表，状态转换图如图(b)所示。
图7.2(b)表7.2状态转换表CP na nbc Q Q Q 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 16 0 0 0n4．由FF a 、FF b 和FF c 构成的是六进制的计数器。
【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或Q ）填入下表解：题表7-3下降沿触发 由 Q 端引出进位 由Q 端引出借位触发方式 加法计数器 减法计数器上升沿触发 由Q 端引出进位 由Q 端引出借位【7-4】电路如图(a)所示，假设初始状态Q 2Q 1Q 0=000。
计算机时序逻辑电路
描述时序电路逻辑功能的函数一般有两个：
输出函数： Yi f i X 1 ,, X p , Q1 ,, Qt 激励函数： Wj f j X1 ,, X p , Q1 ,, Qt
i 1,, m j 1, , r
可见，时序电路的输出不仅与电路的输入有关，而且与电 路的状态有关。
T1 X Q0n T0 1
Q1n1 X Q0n Q1n ③ 状态方程： n1 n Q0 Q0
（3）画出状态转换真值表 将三个触发器现态的各种取值组合，代入状态方程、输出 方程，求出相应的次态和输出，可得该电路的状态转换真值表， 如表7-3所示。
表7-3
● 教学要求：掌握时序逻辑电路的结构、分类以及描述工具；
熟练掌握同步时序逻辑电路的表格分析法；了解同步时序逻辑 电路设计的一般步骤；理解计数器、寄存器的原理与应用。
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7.1 时序逻辑电路概述
● 7.1.1 时序逻辑电路的结构与分类 1. 时序逻辑电路结构
时序逻辑电路（简称时序电路）的结构框图如图7.1所示。时序电 路一般由组合逻辑电路、存储电路和反馈回路三部分组成。
4. 选择触发器的类型，求出状态方程、驱动方程、输出方程
根据最简状态转换图（表）可求出状态方程、输出方程，然后将 状态方程与触发器的特性方程进行比较，可得到驱动方程。由于JK 触发器功能较全、使用较灵活，因此在设计中多选用JK触发器。
5. 画出逻辑电路图，并检查有无自启动能力
根据驱动方程和输出方程画出逻辑电路图。如设计的电路存在无 效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动 返回到有效状态工作。如能回到有效状态，则电路具有自启动能力； 如不能，则需修改设计，使电路具有自启动能力。
第7章习题详细解答
第7章习题解答7—1判断题（对的打√，不对的打×)1。
数字电路分为门电路和时序逻辑电路两大类。
（× )2。
边沿触发器和基本RS触发器相比，解决了空翻的问题.（×）3. 边沿触发器的状态变化发生在CP上升沿或下降沿到来时刻，其他时间触发器状态均不变。
（√）4. 基本RS 触发器的输入端就是直接置0端和直接置1端。
（√)23 的计数器。
（×）5。
3位二进制计数器可以构成模为16。
十进制计数器最高位输出的周期是输入CP脉冲周期的10倍。
（√）7. 构成一个7进制计数器需要7个触发器。
（×）8．当时序电路存在无效循环时该电路不能自启动.( √)9。
寄存器要存放n位二进制数码时，需要n2个触发器。
(×）10．同步计数器的计数速度比异步计数器快。
（√）11。
在计数器电路中，同步置零与异步置零的区别在于置零信号有效时，同步置零还需要等到时钟信号到达时才能将触发器置零，而异步置零不受时钟的控制。
（√）12。
计数器的异步清零端或异步置数端在计数器正常计数时应置为无效状态。
（√）13。
自启动功能是任何一个时序电路都具有的。
（× )14。
无论是用置零法还是用置数法来构成任意N进制计数器时，只要置零或置数控制端是异步的,则在状态循环过程中一定包含一个过渡状态；只要是同步的，则不需要过渡状态。
（√）15。
用置零法或置位法可以设计任意进制的计数器.(×）7—2 由或非门组成的基本RS触发器如图7—38所示，已知R、S的电压波形，试画出与之对应的Q和Q的波形。
图7—38 题7-2图解:由或非门组成的基本RS触发器的特性表，可得该题的输出端波形如下图所示：或非门RS 触发器特性表 题7—2 波形图7—3由与非门组成的基本RS 触发器如图7-39所示，已知R 、S 的电压波形,试画出与之对应的Q 和Q 的波形。
图7-39 题7-3图解：由与非门组成的基本RS 触发器的特性表，可得该题的输出端波形如下图所示:与非门RS 触发器特性表 题7—3波形图7-4已知如图7-40所示的各触发器的初始状态均为0，试对应画出在时钟信号CP 的连续作用下各触发器输出端Q 的波形。
第七章 时序逻辑电路
Q1上升沿时刻有效 Q0上升沿时刻有效 CP上升沿时刻有效
FF0
3
计算、列状态表
Q0
CP
1D C1
Q0
FF1 1D C1
Q1
FF2 1D C1
Q2
Q1
Q2
现
态
次
态
注 时钟条件 CP0 CP1 CP2 CP0 CP0 CP1 CP0 CP0 CP1 CP2 CP0 CP0 CP1 CP0
n 1 Q2 Q2n Q1 Q2n Q1n Q0n n 1 n Q Q Q0 0 0 0 1 1 n 1 n 0 0 1 Q Q CP 0 0
n 1
K1 Q0n K0 Q
n 2
2
求状态方程
n n J Q K Q n 1 n n 1 2 1 2 n n Q JQ KQ J Q K Q 1 0 1 0 n n J 0 Q2 K Q 0 2 将各触发器的驱动方程代入，即得电路的状态方程：
0 0 0 0 1 1 0 0
3
n 1 n Q2 Q1 n 1 n Q Q 1 0 n 1 n Q Q 2 0
时序逻辑电路习题集答案
第六章时序逻辑电路6.1 基本要求1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分频等概念。
2. 掌握时序逻辑电路的分析方法，包括同步时序逻辑电路和异步时序逻辑电路。
3. 熟悉寄存器的工作原理、逻辑功能和使用。
4. 掌握二进制、十进制计数器的构成原理。
能熟练应用集成计数器构成任意进制计数器。
5. 掌握同步时序逻辑电路的设计方法。
6.2自测题一、填空题1．数字电路按照是否有记忆功能通常可分为两类：、。
2．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
3．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
4. 用D触发器来构成12进制计数器，需要个D触发器。
二、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203. N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N4. N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N5．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.326．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关7．一位8421BCD码计数器至少需要个触发器。
A.3B.4C.5D.108.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.89．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.810．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1011．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
第六章 时序逻辑电路的分析与设计典型例题
解：解题步骤如下： （ 1） 求 激 励 输 入 议 程 ：
⎧ J 3 = Q2 , ⎨ ⎩K 3 = Q2 ⎧ J 2 = Q1 , ⎨ ⎩ K 2 = Q1 ⎧ J 1 = Q3 ⊕Q1 ⎨ ⎩K1 = J 1
因 为 将 J 3 = Q 2 ， K 3 = Q2 代 入 J - K 触 发 器 次 态 方 程 ， 有
3
n +1 励 方 程 D3、 D2、 D1中 ， 然 后 根 据 D触 发 器 次 态 方 程 Q = D ， 可 知 所 有 的 非 工
作 状 态 都 能 进 入 工 作 状 态 ， 即 101→ 001； 110→ 101→ 001； 111→ 001。 因 此 电路可以自启动。 （ 6） 画 完 整 状 态 转 换 图 如 下 图 所 示 。
J 1 = Q3 Q1 + Q3 Q1 + Q2 Q1 = Q3 ⊕ Q1 + Q2 Q1
修改后，具有自启动功能的电路如下图所示。
修改后的可自启动电路
5
Q1n +1 0 0 1 1 0
D3
0 1 0 0 0
D2
1 0 0 1 0
D1
0 0 1 1 0
0 1 0 0 0
1 0 0 1 0
（ 3） 求 激 励 输 入 方 程 组 。 首 先 要 根 据 状 态 转 换 真 值 表 ， 画 D3、 D2、 D1的 卡 诺 图 ， 然 后 通 过 卡 诺 图 化 简 得 到 激 励 输 入 方 程 。 D3、 D2、 D1的 卡 诺 图 如 下 图所示。
S0— — 为 初 始 状 态 以 及 不 属 于 以 下 定 义 的 状 态 ； S1— — 收 到 首 个 1； S2— — 收 1 后 再 收 1； S3— — 收 11 后 再 收 0； S4— — 收 110 后 再 收 1。
写出时序电路的各逻辑方程式
11 × × × ×
10 0 0 × ×
00 01 11 10
00 01 11 10
（b）Q3
n+1
（c）Q2n+1
32
n n Q3 Q2 n 0 0 1 0
11 × × × ×
10 1 0 × ×
n n Q3 Q2 n n Q1 Q0
00 0 0 1 0
01 1 1 0 1
6．画出电路的逻辑电路图，并检查自启动能力。
30
7.3.2同步时序逻辑电路设计举例
例 7-5试设计一个同步8421码的十进制加法计数器，采 用JK触发器实现。 解：（1）根据设计要求可知，该电路没有输入信号，有一个输
出信号Z表示进位信号。可直接得到状态图如图所示。 Q3Q2Q1Q0 /Z
/0 0000 0001 /0 /0 0010 /0 0011 0100
Zi fi ( X1 , , X n , Q1, , Qr )
Yi gi ( X1 , , X n , Q1, , Qr )
Q
n1 i
ki (Y1, , Yr , Q , , Q )
n 1 n r
上述式子分别称为： 输出方程、驱动方程（或称“激励方程”）和状态方程 。
23
2．状态化简 对原始状态图进行化简，合并等效状态，从而使设计出 来的电路得到简化。 例1: 3．状态编码、并画出编码后的状态图和状态表(可选)。 采用的状态编码方案不同，最终所得到的电路形式也不同。 例1:
24
原始状态图
简化原始状态图
编码后状态图
25
4．选择触发器的类型及个数。 触发器的个数n应满足 n≥log2 M ，M为状态的数目。 例1: 5．求出电路的输出方程和各触发器的驱动方程。 例1:
数字电路 第七章 时序逻辑电路
/0 001
/0
010 /0
101
100 /1 /0
011
结论:该电路是一个同步五进制( ⑥ 结论:该电路是一个同步五进制(模5)的加 法计数器,能够自动启动, 为进位端. 法计数器,能够自动启动,C为进位端.
§7.3 计数器
7.3.1 计数器的功能和分类
1. 计数器的作用
记忆输入脉冲的个数;用于定时,分频, 记忆输入脉冲的个数;用于定时,分频,产 生节拍脉冲及进行数字运算等等. 生节拍脉冲及进行数字运算等等.
1 0 1 0 1 0 1 0
3. 还可以用波形图显示状态转换表. 还可以用波形图显示状态转换表.
CP Q0 Q1 Q2
思考题: 思考题:试设计一个四位二进制同步加法计数 器电路,并检验其正确性. 器电路,并检验其正确性.
7.3.4 任意进制计数器的分析
例:
Q2 J2 Q2 K2 Q1 J1 Q1 K1 Q0 J0 Q0 K0
第七章 时序逻辑电路
§7.1 概述 §7.2 时序逻辑电路的分析方法 §7.3 计数器 §7.4 寄存器和移位寄存器 §7.5 计数器的应用举例
§7.1Байду номын сангаас概述
在数字电路中, 在数字电路中,凡是任一时刻的稳定 输出不仅决定于该时刻的输入,而且还和 输出不仅决定于该时刻的输入,而且还和 电路原来的状态有关者 电路原来的状态有关者,都叫做时序逻辑 电路,简称时序电路 时序电路. 电路,简称时序电路. 时序电路的特点:具有记忆功能. 时序电路的特点:具有记忆功能.
下面将重点 讨论蓝颜色 电路—移位 电路 移位 寄存器的工 寄存器的工 作原理. 作原理. D0 = 0 D1 = Q0 D2 = Q1 D3 = Q2
数字电路第7章
数字电路与逻辑设计
用D触发器构成的异步四位二进制加计数器
Q0 CP Q D C F0 Q Q D C F1 Q Q1 Q D C F2 Q Q2 Q D C F3 Q Q3
RD
CP Q0 Q1 Q2 Q3
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
6人 2人 4人 3人
3人 4人 4人 2人
57.1% 36% 34.6% 33.3%
26人 17人 16人 17人
1人 4人 6人 6人
1人 4人 4人 2人
时序逻辑电路
数字电路与逻辑设计
7.1 概述 7.2 时序逻辑电路的分析方法和设计思路 7.4 集成计数器 7.5 寄存器
数字电路与逻辑设计
4 作状态转换真值表
计数脉冲
0 1 2 3 4 5 6 7 8 Q2 0 0 0 0 1 1 1 1 0 Q1 0 0 1 1 0 0 1 1 0 Q0 0 1 0 1 0 1 0 1 0
无论是时序波形图还是状态转 换真值表，都反映了该计数器是 从状态000开始计数，每来一个 计数脉冲，二进制数值便加1， 计满归零。 输入第8个计数脉冲时计满归零 作为整体，该电路可称为模8加 模 计数器 、或八进制 八进制加计数器。
1 1 1 0
0 0 0 1
1 0 0 1
0 1 0 1
1 1 0 1
0 0 1 1
1 0 1 1
0 1 1 1
1 1 1 1
0 0 0 0
分析：图中各位触发器均为上升沿触发的D触发器。由于 分析： 各位D触发器的输入D端与它们各自输出的非联在一起，所 以，F0在每一个时钟脉冲上升沿到来时翻转一次。 F1在Q0由 1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻。
数字逻辑设计第七章(2)D锁存器
RD DOUT[3:0]
Xi Yi Ci
X Y
S
CI CO
锁存器的应用
Si Ci+1
串行输入、串行输出 注意：时钟同步
QD Q C CLK
Xi Yi
时钟控制
再谈串行输入 加法器的实现
Ci
暂存
XY CI CO
S
Si
Ci+1
9
触发器
只在时钟信号的边沿改变其输出状态
正边沿 上升沿
负边沿 下降沿
CLK
Q
15
D锁存器 ——电平有效 D触发器 —— 边沿有效
触发器的应用
利用触发器作为移位寄存器（图1）
思考：能否将触发 器改为锁存器(图2) D
F/F
F/F
D Q Q1 D Q Q
CLK Q
CLK Q
D CLK
Q1 Q
16
CLK D
CLK
（图1）
latch
latch
Q1
DQ
DQ Q
CQ
CQ
（图1）
D触发器的定时参数
QQn+*1==SS++RR’’··QQ
Q —— 当前状态（原态、现态）
Q* —— 下一状态（新态、次态）
S·R = 0（约束条件）
31
J K C
C J K Qm Q
32
SQ
SQ
C 主 Qm C 从
RQ
RQ
逻辑符号 Q
JQ QL C
KQ
1 箝位
功能表
C=1期间，
JK Q
0 1
J的变化只引起 Qm改变一次
CLK=1时， 主锁存器不工作，Qm 保持不变 从锁存器工作，将 Qm 传送到输出端
第七章 几种常用的时序逻辑电路试题及答案
第七章 几种常用的时序逻辑电路一、填空题1.（9-1易）与组合逻辑电路不同，时序逻辑电路的特点是：任何时刻的输出信号不仅与____________有关，还与____________有关，是______（a.有记忆性b.无记忆性）逻辑电路。
2.（9-1易）触发器是数字电路中______（a.有记忆b.非记忆）的基本逻辑单元。
3.（9-1易）在外加输入信号作用下，触发器可从一种稳定状态转换为另一种稳定状态，信号终止，稳态_________（a.不能保持下去 b. 仍能保持下去）。
4.（9-1中）JK 触发器是________（a.CP 为1有效b.CP 边沿有效）。
5.（9-1易）1n n n Q J Q K Q +=+是_______触发器的特性方程。
6.（9-1中）1n n Q S RQ +=+是________触发器的特性方程，其约束条件为___________。
7.（9-1易）1n n n Q T Q T Q +=+是_____触发器的特征方程。
8. （9-1中）在T 触发器中，若使T=____，则每输入一个CP ，触发器状态就翻转一次，这种具有翻转功能的触发器称为'T 触发器，它的特征方程是________________。
9.（9-1难）我们可以用JK 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器；令________________，即转换成D 触发器。
10.（9-1难）我们可以用D 触发器转换成其他逻辑功能触发器，令 __________________，即转换成T 触发器；令_______________， 即转换为'T 触发器。
11.（9-2易）寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
第七章触发器及时序电路
第七章触发器及时序电路第一节RS触发器一、填空题1触发器具有_______ 个稳定状态，在输入信号消失后，它能保持 __________ 不变。
2、“与非”门构成的基本RS触发器，输入端是 ____________ 和_____________ ；输出端是 _____________ 和_____________________ ，将 _____________ 称为触发器的0状态，称为触发器的1状态。
3、“与非”门构成的基本RS触发器R D =1，S D =0时，其输出状态为 ____ 。
4、触发器电路中，R D端、S D端可以根据需要预先将触发器____________ 或_______ ，而不受的同步控制。
5、同步RS 触发器状态的_________ 与___________ 同步。
二、判断题（正确的在括号中打“，错误的打“X” ））1、触发器只需具备两个稳态功能，不必具有记忆功能。
2、基本RS触发器要受时钟的控制。
3、Q n+1表示触发器原来所处的状态，即现态。
4、当CP处于下降沿时，触发器的状态一定发生翻转。
二、绘图题1、设“与非”门组成的基本RS触发器的输入信号波形如图所示，试在输入波形下方画出Q和Q端的信号波形。
R ----- ----------------------QQ2、已知同步RS触发器的S、R、CP脉冲波形如图所示。
试在它们下方画出Q端的信号波形（设触发器的初始状态为0）R -------------- ---------Q第二节JK触发器一、填空题1、在时钟脉冲的控制下，JK触发器根据输入信号J、K的不同情况，具有______、、和功能。
2、在时钟脉冲下，JK触发器输入端J = 0、K = 0时，触发器状态为_________ ; J= 0、K = 1时，触发器状态为 ________ ; J= 1、K = 0时，触发器状态为_______ ;J= 1、K = 1时，触发器状态随CP脉冲的到来而。
第7章 时序逻辑电路
第7章时序逻辑电路一、学习目的时序逻辑电路是数字电子电路的另一个主要分支。
通过本章的学习要掌握时序逻辑电路的工作特点，掌握时序逻辑电路的分析方法和设计方法，掌握各种类型的计数器的基本原理和使用方法。
二、内容概要本章在介绍了时序逻辑电路的分析方法及异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理后，着重介绍了有关中规模集成电路的逻辑功能、使用方法和应用。
还介绍了时序逻辑电路的设计方法。
三、学习指导本章重点：时序逻辑电路分析和设计方法，同步计数器和异步计数器的应用，寄存器的工作原理和分析方法。
本章难点：同步计数器和异步计数器的设计。
方法提示: 对时序逻辑电路的分析设计方法要认真掌握，它是数字电路设计的一个基本功。
在计数器设计和分析时要把计数器看成是“状态转换器”，对计数器的理解要跳出“计数”的限制，把它看成是多种状态的相互转换关系。
7.1 概述教学要求理解时序逻辑电路的概念理解时序逻辑电路的工作特点7.2 时序逻辑电路的分析方法教学要求理解同步时序逻辑电路的分析方法了解异步时序逻辑电路的分析方法掌握状态方程、驱动方程、输出方程的概念和用法掌握状态转换图、状态转换真值表和时序图的用法时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。
一、同步时序逻辑电路的分析方法同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。
1、基本分析步骤写方程式：输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。
驱动方程：各触发器输入端的逻辑表达式。
状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。
列状态转换真值表：将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。
数字电路教案-阎石-第七章-时序逻辑电路
第7章 时序逻辑电路7.1 概述时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。
图7.1.1 时序逻辑电路的结构框图2、时序电路的分类 （1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。
异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。
（2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。
穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。
7.2 时序逻辑电路的分析方法时序电路的分析步骤：电路图 时钟方程、输出方程、驱动方程 状态方程 计算 状态表（状态图、时序图） 判断电路逻辑功能 分析电路能否自启动。
7.2.1 同步时序电路的分析方法 分析举例：[例7.2.1]7.2.2 异步时序电路的分析方法 分析举例：[例7.2.3] 7.3 计数器概念：在数字电路中，能够记忆输入脉冲CP 个数的电路称为计数器。
计数器累计输入脉冲的最大数目称为计数器的“模”，用M 表示。
计数器的“模”实际上为电路的有效状态。
计数器的应用：计数、定时、分频及进行数字运算等。
计数器的分类：(1)按计数器中触发器翻转是否同步分：异步计数器、同步计数器。
(2)按计数进制分：二进制计数器、十进制计数器、N 进制计数器。
(3)按计数增减分：加法计数器、减法计数器、加/减法计数器。
7.3.1 异步计数器X X Y 1Y m输入输出一、异步二进制计数器1、异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器。
分析方法：由逻辑图到波形图（所有JK触发器均构成为T/触发器的形式，且后一级触发器的时钟脉冲是前一级触发器的输出Q），再由波形图到状态表，进而分析出其逻辑功能。
《现代数字电路基础》复习题及试卷（含答案）
《现代数字电路基础》复习题及试卷（含答案）《现代数字电路基础》复习要点⼀、数字电路基础知识掌握：1、不同数制间的相互转换；2、常⽤编码及（8421码、5421码、余3码）；⼆、逻辑代数基础掌握：1、逻辑代数的基本公式和运算规则；2、逻辑函数及其表⽰⽅法；3、最⼩项、最⼤项的定义及性质；4、任意项、约束项、⽆关项的概念。
重点掌握：1、逻辑函数的公式化简法；2、逻辑函数的卡诺图化简法（含⽆关项的卡诺图化简）。
三、组合逻辑电路了解：1、常⽤集成组合逻辑器件(加法器、编码器、数据分配器等)的逻辑功能及其应⽤。
掌握：1、中、⼩规模组合逻辑电路分析（写函数，列真值表，说明逻辑功能）；2、中规模组合逻辑电路设计（⽤指定器件，按规定⽅法（⽐较法、扩展法和降维图法）；3、中规模实验电路的分析、设计。
重点掌握：1、74LS147、74LS283中规模逻辑器件的逻辑功能及应⽤；2、中规模译码器、数据选择器的设计。
⽤指定器件，按规定⽅法（数据选择器重点掌握降维图法）设计逻辑电路；3、中规模实验电路的分析。
重点掌握⽔箱⽔位监测显⽰电路、加减运算电路。
四、集成触发器掌握：1、触发器(R-S、D、J-K、T、T’)的逻辑功能、特性⽅程及逻辑符号；2、异步端的功能和置位条件；3、触发器逻辑功能的相互转换。
重点掌握：边沿触发器(维持阻塞D；J-K触发器)的逻辑功能、特性⽅程及输出时序波形。
重点掌握触发器有异步输⼊端，含有组合逻辑电路。
五、时序逻辑电路掌握：1、⼩规模时序逻辑电路分析（同步和异步）；2、中规模时序逻辑电路分析和设计；3、中规模时序逻辑电路设计[⽤指定器件，按规定⽅法（反馈清零、反馈置数）实现设计]。
重点掌握：1、74LS161、74LS160、74LS194中规模时序逻辑器件的逻辑功能及应⽤；2、利⽤74LS194进⾏扭环计数器的设计，重点掌握单⽚；3、利⽤74LS161、74LS160进⾏任意进制计数器的设计（反馈清零法和反馈置数法）；4、⼩规模同步时序逻辑电路设计⽅法及步骤。
数电-时序逻辑电路练习题
计数器的有效(yǒuxiào)状态数为
( )。
A 16 个
×
B 8个
×
C 10 个
√
D 12 个
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。
计数范围为：
预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001
共10个有效状态。
19
第十九页，共35页。
数字(shùzì)电子技术
数字电子技术自测练习
第 5 章 时序(shíxù)逻辑电路
单项选择题 填空题
1
第一页，共35页。
数字(shùzì)电子技术
第 5 章 时序逻辑电路
1、时序(shíxù)逻辑电路在结构上
( A) 。必须有组合逻辑电路
×
B 必须有存储电路
√
C 必有存储电路和组合逻辑电路 ×
D 以上均正确
×
单项选择题
分析提示
( )。 A 3 进制
×
B 6 进制
√
C 8 进制
×
D 2 进制
×
分析提示
n 位扭环形计数器，由 n 个触发器构成(gòuchéng)，有效状 态数 = 2 n 。 计数器的进制数 = 有效状态数 。
9 第九页，共35页。
数字电子(diànzǐ)技术 题
第 5 章 时序逻辑电路
9、 4 位环形(huán xínɡ)计数器中，无效状态的个数为
Q1Q2Q3Q4 1000 1100 1110 1111
0000 0001 0011 0111
15 第十五页，共35页。
数字电子技术(jìshù)
第 5 章 时序逻辑电路
单项选择题
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× × 000 次态 Q2Q1Q0 卡诺图
101 110 111
010 010
能自启动：
Q2Q1Q0
001 /1
101
010 /0
100
D : Q n 1 D
n n 令 D Q 驱动方程： 2 1 Q0
111
100
011 011
110
D1 Q1nQ0n Q1n Q0n D0 Q Q
Qn1
0 1 0 1 0 1 0 0
Qn11
1 0 0 0
0 0 1 1
Q Q
Q Q
n 2
n 1 n 2
(CP ) (CP )
Q Q
n 1
7.3 分析图P7.3所示电路，写出驱动方程、状态方程；画出状态转 换图；说明电路的逻辑功能，并判断电路能否自启动。
状态图: Q2Q1
解： 01
10
11
n 1
n1 n n n Q1 XQ0 Q1 X Q1 n1 n n Q0 X Q1 Q0
逻辑图
n1 n n n Q1 XQ0 Q1 X Q1 n1 n n Q0 X Q1 Q0
能够自启动
CP Q1 Q2 Q3
Q Q
n 2
(Q )
n 1 n 2
n 1 3
n 3
(Q )
0
0 0
0 0 0
状态图： Q3Q2Q1 000 001 010
111 110 101
011 100
逻辑功能: 三位二进制加法计数器
能自启动
7.14 在图 P7.14 所示的电路，已知输入 vI 和 CP 脉冲波形，试画出输出电压 vO 的波形，假定 各触发器的初始状态为 0。 FF1 vI 1D Q
001 /1 100 011 011 /0 010
2) 选择触发器，求时钟方程、输出方 程、状态方程和驱动方程
若选择3个上升沿触发的D触发器。采用同 步时序电路。则 CP0 CP 1 CP 2 CP
次态 Q3Q2Q1 的卡诺图：求状态方程。
输出信号Y的卡诺图：求输出方程。
n Q2
n 1
11 100
10 011 ×
0 × × × 次态 Q0 卡诺图
0 1
n n Q0n 1 Q2 Q0
× × 000 次态 Q2Q1Q0 卡诺图
检查自启动：
n 1 Q2 Q1nQ0n
Q1nQ0n
n Q2
00 001
01 010
11 100
10 011 ×
0 1
Q1n1 Q1nQ0n Q1n Q0n
00
J1 Q
n 2 n 1
K 1 1 K 2 1
n 1 Q2
J2 Q
逻辑功能: 3进制加法计数器 状态表: 能自启动
n Q2
Qn1
0 1 0 1 0 1 0 0
Qn11
1 0 0 0
0 0 1 1
7.10 分析图P7.10所示电路，写出驱动方程、状态方程；画出状态 转换图；说明电路的逻辑功能，并判断电路能否自启动。
n Q2
00 0
01 1
11 0
10 1
0 1
0 1
0 × × × 次态 Q2 卡诺图
0 × × × 次态 Q1 卡诺图
n 1 Q2 Q1nQ0n
Q1n1 Q1nQ0n Q1n Q0n
11 0 10 1
Q1nQ0n
n Q2
00 1
01 0
0 1
Q1nQ0n
n Q2
00 001
01 010
110
101
/0
100
/0 011
图略
7.21 设计一个串行数据检测器。 当输入连续信号110时输出为1， 否则输出为0。
解：1 . 建立原始状态图 X-- 输入 , Y--输出。
2. 状态化简
S0、S3可以合并
3 . 状态编码
画代码状态图 Q2Q1
X/Y
X/Y
4 求输出方程，驱动方程
Y XQ
n 0
00 0 1
01 0 ×
11 0 ×
10 0 ×
Q1nQ0n
n Q2
0 1
00 001
01 010
11 100
10 011 ×
0 1
Y 的卡诺图
n Y Q2
× × 000 次态 Q2Q1Q0 卡诺图
次态 Q3Q2Q1 的卡诺图分离出三个次态卡洛图：
QQ Q
n 2
n 1
n 0
Q1nQ0n
00 0 01 0 11 1 10 0
Q1
1D Q C1 CP P7.10 状态图图 : Q 2Q1 Q 1D Q C1 Q
Q2
解：
n D1 Q2
D2 Q1n
n 2
Q
n 1 1
Q
(CP )
n 1 Q2 Q1n (CP )
状态表：
n Q2
Qn1
0 1 0 1
n 1 Q2
Q1n1
1 1 0 0
00
01
11
10
0 0 1 1
0 1 0 1
逻辑功能: 二位二进制计数器 能自启动
7.12 分析图P7.12所示示电路，说明电路的逻辑功能。
Q 1D Q FF1 C1
1
Q 1D Q
2
Q 1D Q FF3 C1 Q
3
解： 状态方程：
CP
FF2 C1 Q
Q1n 1 Q1n (CP ) Q Q
n 1 2
波形图： 图 P7.12
1 0 × × 次态 Q0 卡诺图
0 1
Q0n1 Q0n
× 101 000 次态 Q2Q1Q0 卡诺图
检查自启动：
Q
n 1 2
Q1nQ0n
n 0 n 2
n Q2
Q Q Q Q Q
n 1 n 0 n 2
00 001
01 010
11 100
10 011 ×
0 1
n Q1n1 (Q1nQ0n Q1n Q0n )Q2
n 2个同步6进制计数器。
解：1）画出状态图：设计成同步6进制加法计数器
Q2Q1Q0 / Y
/0 000 /1 101 /0 100 /0 011 001 /0 010 /0
2) 选择触发器，求时钟方程、输出方 程、状态方程和驱动方程
若选择3个上升沿触发的D触发器。采用同 步时序电路。则 CP0 CP 1 CP 2 CP
7.3 分析图P7.3所示电路，写出驱动方程、状态方程；画出状态转 换图；说明电路的逻辑功能，并判断电路能否自启动。
Q1
1J C1 1K
Q2
1J C1
解：
Q
Q
J1 Q
n 2 n 1
K 1 1 K 2 1
n 1 Q2
Q
1K
Q
J2 Q
n Q2
1
CP
图 P7.3
n 1 1 n 1 2
状态表:
次态 Q3Q2Q1 的卡诺图：求状态方程。
输出信号Y的卡诺图：求输出方程。
Q1nQ0n
n Q2
00 0 0
01 0 1
11 0 ×
10 0 ×
Q1nQ0n
n Q2
0 1
00 001
01 010
11 100
10 011 ×
0 1
Y 的卡诺图
n n Y Q2 Q0
× 101 000 次态 Q2Q1Q0 卡诺图
次态 Q3Q2Q1 的卡诺图分离出三个次态卡洛图：
QQ Q
n 2
n 1
n 0
Q1nQ0n
00 0 01 0 11 1 10 0
n Q2
JK : Q n1 J Q n KQ n
00 0 01 1 11 0 10 1
0 1
0 1
1 0 × × 次态 Q2 卡诺图
0 0 × × 次态 Q1 卡诺图
FF2
1J C1
1
Sd C1 Rd
Q
Q
vO
CP
vI
1
2
3
4
5
Q
1K
CP 图 P7.14
解：
Q1
Q2 (vo )
Q Q
n 1 1 n 1 2
vI Q Q
n 1
(CP )
n 2
(CP )
7.17 用D触发器设计一个同步5进制计数器。
解：1）画出状态图：设计成同步5进制加法计数器
Q2Q1Q0 / Y
Q0n1 Q0n
× × 000 次态 Q2Q1Q0 卡诺图
101 110
000
Q2Q1Q0 / Y
101
能自启动：
/0
101
/1
000
/0 001 010 /0
驱动方程：
JK : Q n 1 J Q n KQ n 令J 2 Q1nQ0n , K 2 Q0n J1 (Q1nQ0n Q1n Q0n ), K1 1 J 0 1), K1 1
n 1 n n Q2 Q1nQ0n Q2 Q0nQ2
n n Q1n 1 Q1nQ0n Q2 Q1n Q0n Q2 n (Q1nQ0n Q1n Q0n )Q2
Q1nQ0n
n Q2
00 1
01 0
11 0
10 1
0 1
Q1nQ0n
n Q2
00 001
01 010
11 100
10 011 ×