cadence简介和使用基础

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Cadence使用手册经典

主窗口分为信息窗口 CIW、命令行以及主菜单。信息窗口会给出一些系统信息（如出错信息，程序运行情况等）。在命令行中可以输入某些命令。如我们调用 Cadence 的命令 icfb 和一些其它命令，比较重要的有调出帮助文件的 openbook&等。
一．File 菜单在 File 菜单下，主要的菜单项有 New、Open、Exit 等。在具体解释之前我们不妨先理顺一下以下几个关系。library(库)的地位相当于文件夹，它用来存放一整个设计的所有数据，像一些子单元（cell）以及子单元（cell）中的多种视图（view）。Cell（单元）可以是一个简单的单元，像一个与非门，也可以是比较复杂的单元（由 symbol 搭建而成）。View 则包含多种类型，常用的有 schamatic，symbol，layout，extracted，ivpcell 等等，他们各自代表什么意思以后将会一一提到。 New 菜单项的子菜单下有 Library、Cellview 两项。Library 项打开 New Library 窗口， Cellview 项打开 Create New File 窗口，如图 1-2-1 和 1-2-2 所示。
i——在光标处插入正文； x——删除光标处的字符； :wq——存盘退出；要记著一点，在插入态处，不能打入指令，必需先按〈Esc〉键，返回指令态。假若户不知身处何态，也可以按〈Esc〉键，不管处于何态，都会返回指令态其它的一些命令请读者自己参阅有关的书籍。
§ 1－2 建立可进行 SPICE 模拟的单元文件
icfb&↙(回车键)，其中& 表示后台工作。Icfb 调出1-1-1Candence 主窗口二．在 PC 机上使用 1）将 PC 机的颜色属性改为 256 色（这一步必须）； 2）打开 Exceed 软件，一般选用 xstart 软件，以下是使用步骤： start method 选择 REXEC（TCP-IP） ,Programm 选择 Xwindow。Host 选择 10.13.71.32 或 10.13.71.33。host type 选择 sun。并点击后面的按钮，在弹出菜单中选择 command tool。确认选择完毕后，点击 run！ 3）在提示符 ZDASIC22> 下键入:setenv DISPLAY 本机 ip:0.0(回车) 4）在命令行中（提示符后，如：ZUEDA22>）键入以下命令

Cadence工具版图设计

输出域
菜单栏
Log文件
窗口号
输入域命令提示行
鼠标按纽提示
Cadence文件目录
• 在CIW中，打开Tools中的Library Manager。
三个层次： Library：库，可理解为Project，
每项工程有独立的Lib。 Cell：单元，库的基本组成元素，
单元之间可以相互使用。 View：视图，单元的各种表达形式
• 系统环境
• 工作站 • unix-based 工作环境 • VM-Ware虚拟机工作环境
工作站/Unix/Linux使用入门
• 基本指令简介： • ls：查看目录下所有文件。 • clear：清除屏幕。 • pwd：显示当前工作目录。 • cd：改变目录。 • rm：删除文件。 • cp：复制文件。 • mv：移动文件。 • mkdir：建立目录。 • rmdir：删除目录。 • find：寻找文件。 • passwd：改变密码。 • chfn：改变全名。 • finger：显示用户信息。 • rusers：显示所有用户。
激光划片机
引线键合机
测试环境
测试平台
SRAM 静态随机存储器
RF DTV Tuner
待划片的圆片
二、 Cadence简介
• Cadence（Nasdaq股票代码：CDNS），全球最大的 EDA软件开发商，在当今集成电路和电子产品中发挥核心作用。
• Cadence公司的客户采用Cadence的软件、硬件、设计方法和服务，来设计和验证用于消费电子产品、网络和通讯设备以及计算机系统中的尖端半导体器件、印刷电路板和电子系统。
Cell Design Tutorial
图层定义及操作

Cadence-virtuoso的使用简介(版图绘制)

第二章Virtuoso Editing的使用简介全文将用一个贯穿始终的例子来说明如何绘制版图这个例子绘制的是一个最简单的非门的版图§ 2 1 建立版图文件使用library manager首先建立一个新的库myLib关于建立库的步骤在前文介绍cdsSpice时已经说得很清楚了就不再赘述与前面有些不同的地方是由于我们要建立的是一个版图文件因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file这里由于我们要新建一个tech file因此选择前者这时会弹出load tech file的对话框如图2-1-1所示图2-1-1在ASCII Technology File中填入csmc1o0.tf即可接着就可以建立名为inv的cell了为了完备起见读者可以先建立inv的schematic view和symbol view具体步骤前面已经介绍其中pmos长6u宽为0.6u nmos长为3u宽为0.6u model 仍然选择hj3p和hj3n 然后建立其layout view其步骤为在tool中选择virtuoso layout然后点击ok§ 22绘制inverter掩膜版图的一些准备工作首先在library manager中打开inv这个cell的layout view即打开了virtuoso editing窗图2-2-1 virtuoso editing窗口口如图2-2-1所示版图视窗打开后掩模版图窗口显现视窗由三部分组成Icon menu , menu banner ,status banner.Icon menu(图标菜单)缺省时位于版图图框的左边列出了一些最常用的命令的图标,要查看图标所代表的指令只需要将鼠标滑动到想要查看的图标上图标下方即会显示出相应的指令menu banner菜单栏,包含了编辑版图所需要的各项指令并按相应的类别分组几个常用的指令及相应的快捷键列举如下Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z)Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del)Undo ------- 取消编辑(u)Redo -------恢复编辑 (U)Move ------- 移动(m)Stretch ------- 伸缩(s)Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P)Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner状态显示栏位于menu banner的上方显示的是坐标当前编辑指令等状态信息在版图视窗外的左侧还有一个层选择窗口Layer and Selection Window LSWLSW视图的功能1可选择所编辑图形所在的层2可选择哪些层可供编辑3可选择哪些层可以看到由于我们所需的部分版图层次在初始LSW中并不存在因此下一步要做的是建立我们自己的工艺库所需的版图层次及其显示属性为了简单起见以下仅列出绘制我们这个版图所需的最少版图层次层次名称说明Nwell N阱Active 有源区Pselect P型注入掩膜Nselect N型注入掩膜Contact 引线孔连接金属与多晶硅/有源区Metal1 第一层金属用于水平布线如电源和地Via 通孔连接metal1和metal2Metal2 第二层金属用于垂直布线如信号源的I/O口Text 标签Poly 多晶硅做mos的栅下图是修改后的LSW图2-2-2 LSW如何来修改LSW中的层次呢以下就是步骤1切换至CIW窗口在technology file的下拉菜单中选择最后一项edit layers出现如图窗口图2-2-3 edit layers2在technology library中选择库mylib先使用delete 功能去除不需要的层次然后点击add添加必需的层次add打开如下图的窗口图2-2-4其中layer name中填入所需添加的层的名称Abbv是层次名称缩写Number是系统给层次的内部编号系统保留128256的数字作为其默认层次的编号而将1127留给开发者创造新层次Purpose是所添加层次的功用如果是绘图层次一般选择drawing Priority是层次在LSW中的排序位置其余的选项一般保持默认值在右边是图层的显示属性可以直接套用其中某些层次的显示属性也可以点击edit resources自己编辑显示属性如图2-2-5所示这个窗口还可以在LSW中调出编辑方法很简单读者可以自己推敲就不再赘述上述工作完毕后就得到我们所需的层次接着我们就可以开始绘制版图了§ 2 3 绘制版图一画pmos的版图新建一个名为pmos的cell1画出有源区在LSW中点击active dg注意这时LSW顶部显示active字样说明active层为当前所选层次然后点击icon menu中的rectangle icon在vituoso editing窗口中画一个宽为 3.6u长为6u的矩形这里我们为了定标必须得用到标尺点击misc/ruler即可得到清除标尺点击misc/clear ruler如果你在绘制时出错点击需要去除的部分然后点击delete icon2画栅在LSW中点击poly dg画矩形与有源区的位置关系如下图0.6u6u(gate width)1.5u3.6u图2-2-5 display resource editor3画整个pmos为了表明我们画的是pmos管我们必须在刚才图形的基础上添加一个pselect层这一层将覆盖整个有源区0.6u接着我们还要在整个管子外围画上nwell它覆盖有源区1.8u 如下图所示pselect1.8unwell4衬底连接pmos的衬底nwell必须连接到vdd首先画一个1.2u乘1.2u的active矩形然后在这个矩形的边上包围一层nselect层覆盖active06u最后将nwell的矩形拉长完成后如下图所示nselectactivepselect这样一个pmos的版图就大致完成了接着我们要给这个管子布线二布线pmos管必须连接到输入信号源和电源上因此我们必须在原图基础上布金属线1首先我们要完成有源区源区和漏区的连接在源区和漏区上用contact dg层分别画三个矩形尺寸为0.6乘0.6注意contact间距为1.5u2用metal1dg层画两个矩形他们分别覆盖源区和漏区上的contact覆盖长度为0.3u3为完成衬底连接我们必须在衬底的有源区中间添加一个contact这个contact每边都被active覆盖0.3u4画用于电源的金属连线宽度为3u将其放置在pmos版图的最上方布线完毕后的版图如下图所示图2-3-1 pmos版图通过以上步骤我们完成了pmos的版图绘制接下来我们将绘制出nmos的版图三画nmos的版图绘制nmos管的步骤同pmos管基本相同新建一个名为nmos的cell无非是某些参数变化一下下面给出nmos管的图形及一些参数具体绘制步骤就不再赘述图2-3-2nmos四完成整个非门的绘制及绘制输入输出1新建一个cell inv将上面完成的两个版图拷贝到其中并以多晶硅为基准将两图对齐然后我们可以将任意一个版图的多晶硅延长和另外一个的多晶硅相交2输入为了与外部电路连接我们需要用到metal2但poly和metal2不能直接相连因此我们必须得借助metal1完成连接具体步骤是a在两mos管之间画一个0.6乘0.6的contactb在这个contact上覆盖poly过覆盖0.3uc在这个contact的左边画一个0.6乘0.6的via然后在其上覆盖metal2dg过覆盖0.3ud用metal1连接via和contact过覆盖为0.3u从下图中可以看得更清楚metal13输出连起来任意延长一个的metal1与另一个相交然后在其上放置一个via接着在via上放置metal2五作标签1在LSW中选择层次text d3点击create/label在弹出窗口中的label name中填入vdd并将它放置在版图中相应的位置上2按同样的方法创制gnd A和Out的标签完成后整个的版图如下图2-3-4 非门的版图至此我们已经完成了整个非门的版图的绘制下一步将进行DRC检查以检查版图在绘制时是否有同设计规则不符的地方第三章 Diva验证工具使用说明版图绘制要根据一定的设计规则来进行也就是说一定要通过DRC Design RuleChecker检查编辑好的版图通过了设计规则的检查后有可能还有错误这些错误不是由于违反了设计规则而是可能与实际线路图不一致造成版图中少连了一根铝线这样的小毛病对整个芯片来说都是致命的所以编辑好的版图还要通过LVS Layout VersusSchematic验证同时编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数电路仿真程序可以调用这个数据来进行后模拟下面的框图可以更好的理解这个流程图 3-0-1 IC后端工作流程验证工具有很多我们采用的是Cadence环境下集成的验证工具集DIV A下面先对DIV A作一个简单介绍DIV A是Cadence软件中的验证工具集用它可以找出并纠正设计中的错误它除了可以处理物理版图和准备好的电气数据从而进行版图和线路图的对查LVS外还可以在设计的初期就进行版图检查尽早发现错误并互动地把错误显示出来有利于及时发现错误所在易于纠正DIV A工具集包括以下部分1设计规则检查iDRC2版图寄生参数提取iLPE3寄生电阻提取iPRECadence cdsSPICE 使用说明资料收藏 PCB 收藏天地4 5电气规则检查 iERC 版图与线路图比较程序 iLVS 需要提到的是 Diva 中各个组件之间是互相联系的有时候一个组件的执行要依赖另一个组件先执行例如要执行 LVS 就先要执行 DRC 在 Cadence 系统中 Diva 集成在版图编辑程序 Virtuoso 和线路图编辑程序 Composer 中在这两各环境中都可以激活 Diva 要运行 Diva 前还要准备好规则验证的文件可以把这个文件放在任何目录下这些规则文件的写法下面专门会进行说明也会给出例子这些文件有各自的默认名称如做 DRC 时的文件应以 divaDRC.rul 命名版图提取文件以 divaEXT.rul 命名做 LVS 时规则文件应以 divaLVS.rul 命名§31DRC 规则文件的编写我们制定了以下规则 n 阱的最小宽度阱与阱之间的最小间距 ndiff 到 nwell 的最小间距 pdiff 到 nwell 的最小间距 p mos 器件必须在 nwell 内有源区的最小宽度有源区之间的最小间距多晶硅的最小宽度多晶硅间的最小宽度多晶硅与有源区的最小间距多晶硅栅在场区上的最小露头源漏与栅的最小间距引线孔的最小宽度引线孔间的最小间距多晶硅覆盖引线孔的最小间距 metal1 覆盖引线孔的最小间距金属 1 的最小宽度金属 1 间的最小间距金属 2 的最小宽度金属 2 间的最小间距金属 2 的最小挖槽深度通孔的最小宽度通孔间的最小间距通孔与引线孔间的最小间距 metal1 覆盖通孔的最小间距 4.8u 1.8u 0.6u 1.8u仍旧以前面的非门为例 1.a n 阱(well) 1.b 1.c 1.d 1.e 2.a 2.b 3.a 3.b 3.c 3.d 3.e 4.a 4.b 4.c 4.d 5.a 5.b 6.a 6.b 6.c 7.a 7.b 7.c 7.d 有源区 active1.2u 1.2u 0.6u 0.6u 0.6u 0.6u 0.6u 0.6u 0.9u 0.3u 0.3u 1.2u 0.9u 1.2u 1.2u 1.2u 0.6u 0.9u 0.6u 0.3u第 11 页共 11 页多晶硅poly引线孔 contact金属 1metal1金属 2metal2通孔 viaCadence cdsSPICE 使用说明资料收藏 PCB 收藏天地7.e metal2 覆盖通孔的最小间距 0.3u 7.f 通孔与多晶硅的最小间距 0.3u 结合上述规则我们就可以编写出相应的 DRC 规则检查文件见附录 1 取名为 divaDRC.rul 这个文件的第一部分是层次处理用于生成规则文件中所要应用到的层次可以是原始层或是衍生层例如 nwell=geomOr("nwell") 在文件中引用到的所有原始物理层次都要用双引号括起来这一句的目的是在后面应用到 nwell 这个原始物理层次时不需要再用引号括起来前面几句都是这个意思后面四句则生成版图验证中必须的一些层次有一点需要注意的是在 geomOr 的关键字和 ( 之间不能出现空格 nwell=geomOr (“nwell”)的写法系统在编译时会报错下面这个语句相当于一个条件转移语句当有drc命令时执行下面的规则否则跳转到下一个命令 ivIf( switch( "drc?" ) then 在设计规则检查中主要的语句就是drc 了先简单介绍一下这个语句的语法 [outlayer]=drc(inlayer1 [inlayer2] function [modifiers] ) outlayer表示输出层如果定义给出输出层则通过drc检查的出错图形就可以保存在该输出层中此时如果没有modifiers选项则保存的是原始的图形如果在modifiers 选项中定义了修改方式那么就把修改后的结果保存在输出层中如果没有定义outlayer 层出错的信息将直接显示在出错的原来层次上 Inlayer1和inlayer2代表要处理的版图层次有些规则规定的是只对单一层次的要求比如接触孔的宽度那么可以只有inlayer1 而有些规则定义的是两个层次之间的关系如接触孔和铝线的距离那么要注明两个层次 Function中定义的是实际检查的规则关键字有sep 不同图形之间的间距 , width 图形的宽度 , enc 露头 , ovlp(过覆盖), area 图形面积 , notch 挖槽的宽度等关系有>, <, >=, <=, ==等结合起来就是 sep<3, width<4, 1<enc<5 这些关系式例如 drc(nwell width < 4.8 "Minimum nwell width =4.8") 在此例中没有outlayer 的定义也没有modifiers的定义所以发现的错误都直接显示在nwell层上例子中 inlayer 就是nwell 检查的只是n阱层的规则 function是width<4.8 表示n阱宽度小于4.8微米所以上面这句的执行结果就是把n阱层中宽度小于4.8u的图形当做错误输出后面引号中的信息起到说明提示作用需要时可以查询对查错没有实际意义同样需要注意的是在drc 和之间同样不能有空格否则系统会提示没有drc语句从上面讨论不难看出 DIVA 规则文件的编写对格式有一定要求在规则文件中我们还可以看到saveDerived语句如 saveDerived(geomAndNot(pgate nwell) "p mos device must in nwell") 这一句将输出不在nwell内部的pgate pmos 这种写法在规则文件的编写中经常碰到要熟练掌握另外在DRC文件中引号引出的行是注释行以上就是对DRC文件编写的一些简单介绍对于其中使用的关键字作者有专门的说明文章同时在本文后面作者还会给出一个完整的DRC校检文件并给出详细说明读者可以参照它以加深对文件编写的理解§32 版图提取文件的介绍上面已经提到通过DRC验证的版图还需要进行LVS也就是版图和线路图对查比较实际上就是从版图中提取出电路的网表来再与线路图的网表比较那么如何提取版图网表呢这里我们就要使用到DIVA的extract文件下面是它的简单介绍首先同DRC一样 extract文件的最开始同样是这样一条语句第 12 页共 12 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地ivIf switch extract then 它相当于一个条件转移语句当有extract这个命令时执行下面的规则否则跳转到另外的循环接着 extract文件中要进行的是层次定义它一般分为三个步骤 1 识别层定义 recognition layer 2 终端层定义 terminal layer 3 伪接触层定义 psuedo_contact layer 然后是定义层次间的连接关系使用geomConnect语句将版图间的不同层次连接起来一个 extract文件只能有一个geomConnect语句构成完整的网表例如句子 geomConnect via contact psd nsd poly metal1 via via metal1 metal2 其中 via语句的作用是使用连接层连接任意数目的层次但要注意的是一个via语句中只能出现一个连接层但在geomConnect语句中via语句可以出现的次数不限以上语句表示在有contact的地方 psd nsd poly metal1 是相互连接的在有via 的地方metal1和metal2 相连注意后一个via和前一个的意义不同上述工作完成之后我们接着要进行的工作是器件的提取 device extraction 使用extractDevice语句 extractDevice 语句定义电路中用到的元器件这是提取文件中的关键语句语法说明如下 extractDevice( reclayer termlayer model physical ) 其中reclayer是识别层它应该是后来通过逻辑关系生成的提取层这个层上的每一个图形都会被当作是一个元器件 Termlayer是端口层它表示的是元器件的端口一定要是可以连接的层次具体的端口定义因元器件而异 Model指的是元器件的类型与端口要对应例如下两句 extractDevice( pgate (GT "G")(psd "S" "D")(NT "B")"pfet ivpcell" ) extractDevice( ngate (GT "G")(nsd "S" "D")(pwell "B")"nfet ivpcell" ) 分别提取出pmos管和nmos管接着很重要的一步是器件尺寸测量使用measureParameter语句例如 w1 measureParameter length ngate butting nsd .5 这一句测量的是nmos的沟道宽度注意后面的.5必须加上否则测出的将是两倍的沟道宽度下面使用saveInterconnect 这个命令把连接的层次写到提取出来的网表中以便在做 LVS时可以与线路图中的网表互相对比 saveInterconnect( nsd psd poly contact metal1 ) saveRecognition 这个命令将提取产生的可以识别的图形保存下来通常和 extractDevice语句中的识别层一致 saveRecognition( ngate "ngate" ) saveRecognition( pgate "pgate" ) 以上就是对extract文件的一个简要介绍读者可以参看附录中完整的例子以加深对它的理解§3接下来就是LVS检查了3LVS文件的介绍LVS文件在diva中由于版图提取在extract中就已经完成第 13 页共 13 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地中的逻辑结构相对就比较简单只需进行网表比较参数比较以及把一些并联或串联的元器件归并等即可所以这一部分文件不会因为工艺层次不同而有很大不同可以根据范本做少许改动以下只介绍一下LVS的基本结构 lvsRules procedure(mosCombine(value1,value2) ……. ) Procedure(mosCompare(lay,sch) ……. ) permuteDevice(parallel “pmos” mosCombine) compareDeviceProperty(“pmos” mosCompare) ) 至于例子读者可以参考附录§3一 DRC 的说明4Diva 的用法编辑好的验证文件都存在 ..\export\home\wmy\myLib\ 下文件名分别是 divaDRC.rul divaEXT.rul divaLVS.rul 有了这三个文件就可以进行版图验证了下面将以一个非门为例子来进行说明在编辑版图文件的同时就可以进行DRC检查在virtuoso版图编辑环境中单击Verify 菜单上面提到的DIVA工具都集成在这个菜单下先介绍设计规则检查DRC 单击第一个子菜单DRC就会弹出DRC的对话框如下图 3-4-1 DRC 菜单窗口第 14 页共 14 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地Checking Method 指的是要检查的版图的类型 Flat 表示检查版图中所有的图形对子版图块不检查与电路图中类似最上层电路由模块组成而模块由小电路构成有些复杂的版图也是如此 Hierarchical 利用层次之间的结构关系和模式识别优化检查电路中每个单元块内部是否正确 hier w/o optimization 利用层次之间的结构关系而不用模式识别优化来检查电路中每个单元块 Checking Limit 可以选择检查哪一部分的版图 Full 表示查整个版图 Incremental 查自从上一次 DRC 检查以来改变的版图 by area 是指在指定区域进行 DRC 检查一般版图较大时可以分块检查如果选择这种方式后 Coordinate 这个输入框就变为可输入可以在这个框内输入坐标用矩形的左下角和右上角的坐标来表示格式为 12599:98991 115682:194485 或者先单击 Sel by Cursor,然后用鼠标在版图上选中一个矩形这个输入框也会出现相应的坐标如果不出现可以多选几次 Switch Names 在DRC文件中我们设置的switch在这里都会出现这个选项可以方便我们对版图文件进行分类检查这在大规模的电路检查中非常重要 Run-Specific Command FileInclusion Limit上面的两项并不是必需的可以根据默认设定 Echo Commands 选上时在执行DRC的同时在CIW窗口中显示DRC文件 Rules File 指明DRC规则文件的名称默认为divaDRC.rul Rules Library 这里选定规则文件在哪个库里 Machine 指明在哪台机器上运行DRC命令 local 表示在本机上运行对于我们来说是在本机运行的选local remote 表示在远程机器上运行 Remote Machine Name 远程机器的名字在填好规则文件的库和文件名后根据实际情况填好 Checking Method 和 Checking Limit就可以单击OK运行这时可以在CIW窗口看到运行的信息同时在版图上也会出现发亮的区域如果有错误错误在版图文件中可以看到另外也可以选择Verify-Markers-Find菜单来帮助找错单击菜单后会弹出一个窗口在这个窗口中单击apply就可以显示第一个错误这个窗口较简单大家看一下再试几次就可以了同样可以选择Verify-Markers-Explain来看错误的原因提示选中该菜单后用鼠标在版图上出错了的地方单击就可以了也可以选择Verify-Markers-Delete把这些错误提示删除 Virtuoso版图编辑环境下的菜单见图3-4-2第 15 页共 15 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地图 3 –4-2Virtuoso 菜单二版图提取Extractor说明为了进行版图提取还要给版图文件标上端口这是LVS的一个比较的开始点在LSW 窗口中选中 metal1 pn 层然后在 Virtuoso 环境菜单中选择 pn 指得是引脚 pin Create-Pin 这时会出来一个窗口如下图 3-2-3 创建版图端口窗口填上端口的名称 Terminal Names 和Schematic中的名字一样模式 Mode 一般选 rectangle 输入输出类型 I/O Type 等至于Create Label属于可选择项选上后端口的名称可以在版图中显示填好可以直接在版图中画上端口往往有好几个端口可以都画好在单击Hide 这些端口仅表示连接关系并不生成加工用的掩模板只要求与实际版图上铝线接触即可也没有规则可言第 16 页共 16 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地版图的完成后就可以提取了在版图编辑环境下选择Verify –extractor 下弹出菜单如图 3-2-4Extractor 窗口图 3-2-5 提取出的文件填好提取文件库和文件名后单击OK就可以了然后打开Library Manager 在库myLib下 nmos单元中增加了一个文件类型叫extracted的文件可以用打开版图文件同样的方式打开它图3-2-5就是提取出来的版图可以看到提取出来的器件和端口要看连接关系的话可以选择Verify-probe菜单在弹出窗口中选择查看连接关系版图的准备工作基本上就完成了接下来是线路图的准备工作线路图的准备工作相第 17 页共 17 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地对较简单有几个要注意的地方首先在库的选用上要用Sample库中的元件其次线路图的端口名称要与版图中的端口名称一致最后在线路编辑完成后要进行检查可以直接单击左边第一个快捷键也可以选择菜单Check--Current Cellview 在版图和线路图的准备工作完成后就可以进行LVS了图3-2-6 LVS 参照图3-2-6的弹出菜单填好规则文件的库和文件名要进行LVS的两个网表其实在LVS中比较的是两个网表一个是schematic中另一个是extracted 所以两个schematic文件也可以比较只是一般没这个必要设置完以后单击RUN 片刻后就回弹出一个窗口表示LVS完成或者失败失败时可以在上面的菜单中单击Info看运行的信息再进行处理 LVS 完成后可以在上面的弹出菜单中单击Output 这时会弹出LVS的结果当然 LVS完成并不是说LVS通过了可能会有很多地方不匹配这时要查看错误可以在LVS窗口中单击Error Display 即可在Extracted和Schematic 中查看错误第 18 页共 18 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地第四章 Cadence 中 Verilog 的一些使用方法§41Verilog 的文本编辑器随着电路规模的增大和复杂传统的图形输入模式已不可行语言描述电路成为潮流它的方便性和好的更改性维护性在实践中得到很好的体现尤其现在强大的综合工具和系统集成对核的需求性使 Verilog 更有用武之地每个硬件工程师应该学习掌握它在进入 Cadence 后在命令行中键入 textedit *.v↙ (此处*为文件名在 textedit 命令后应带上文件名) 键入上述命令后进入文本编辑框和 Windows 中常用的文本编辑框很象图 4-1-1textedit 文本编辑框界面图中的主菜单 File View Edit Find 及各自底下的子菜单和 Windws 中的文本编辑器差不多使用方法相似这里就不多说了编好程序保存可以进行后续工作了§4一2Verilog 的模拟仿真命令的选择在命令行中键入 verilog↙ 会出现关于此命令的一些介绍如下 -f <filename> read host command arguments from file. -v <filename> specify library file -y <filename> specify library directory -c compile only -s enter interactive mode immediately第 19 页共 19 页Cadence cdsSPICE 使用说明资料收藏 PCB 收藏天地-k <filename> set key file name -u convert identifiers to upper case -t set full trace -q quiet -d decompile data structure Special behavioral performance options (if licensed): +turbo speed up behavioral simulation. +turbo+2 +turbo with second level optimizations. +turbo+3 +turbo+2 with third level optimizations. +listcounts generate code for maintaining information for $listcounts +no_turbo don't use a VXL-TURBO license. +noxl disable XL acceleration of gates in all modules Special environment invocation options (if licensed): +gui invoke the verilog graphical environment 在上面的参数选择中简单介绍几个常用的: (1)-c 首先应该保证所编程序的语法正确性先进行语法的检查选择参数- c 键入如下命令 verilog –c *.v↙ 根据 Cadence 的报告查找错误信息的性质和位置然后进入文本编辑器进行修改再编译这是个反复的过程直到没有语法错误为止 (2)-s 进入交互式的环境人机交互运行和下面的参数联合使用 (3)+gui & verilog 仿真有命令和图形界面两种方式图形界面友好和 windows 使用很象很好掌握一般都使用图形方式 &”符号是后台操作的意思不影响前台工作如此时你可以在命令行输入其它的命令其它的命令参数选择比较复杂这里就不介绍了故我们这里常用的命令是 verilog –s *.v +gui &↙ (*代表文件名) 进入图形交互界面 $附命令行输入 !!↙ 是执行上一条命令命令行输入 !* ↙ (*代表字母) 是执行最近的以*开头的命令上述附注对命令输入速度提高有所帮助二 SimVision 图形环境 SimVision 是 Verilog-XL 的图形环境主要有 SimControl Navigator Signal Flow Browswer Wactch Objects Window SimWave 等窗口第 20 页共 20 页。

cadence入门教程

现在建立工程，新建一个 Library，如下左图，出现的对话框如下有图：
在上右图中选择合适的目录，并敲入名字，这里取的是 inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK 后出现下面对话框
这个对话框是选择是否链接 techfile，如果只是原理图仿真而不用画版图，就选择 Dont need a techfile，这里我们要画版图，而且有工艺库，选择 Attach to an existing techfile，OK 后出现下面对话框：
然后要把它做成一个 symbol，记得保存，不但要 x（检查并保存）也要 s（保存），否则 symbol 不一定同步。
点击 design 的 create cellview 的 from cellview，如下图：
出现下图：
点击 ok，得下图：
这里我们不需要更改，直接 OK，得下图：
这就是封装后的 symbol，只有接口，其中 instance name 和 partname 可以更改，点击，按键 q，改为 inv
将出现如下图的 results 窗口：
双击 tran-tran，出现如下：
有个 net18 和 net22，当然这个名字可能各易。右键 net18 会出现上图的情况，其中 append 表示在当前图形窗口中添加 net18 的图形，如果当前没有图形窗口则显示 net18 的图形。其他的这里不介绍了。下图中可以看到，net18 是非门的输出，net22 是输入，也即信号。
建立完了的测试电路如下：
在这里加了个负载电容，容量为 50fF，f 是比 p 还小三个数量级的单位，为 10 的-15 次方。其他的仿真和上面介绍的是相同的。
选中 inv，按键 e，点 OK，可以进入其内部电路，ctrl+e 可以退回。点击连接 gnd 的线，然后按键 q，看线的属性，如下图：

cadence使用方法

cadence使用方法Cadence 是一种流行的电子设计自动化（EDA）工具，用于VLSI（Very Large Scale Integration）设计和仿真。

它由美国卡内基梅隆大学的Circuit Design Group开发，是IC设计工程师广泛使用的一种工具。

Cadence 提供了一整套的工具，包括电路设计、物理布局、封装设计以及信号完整性仿真等。

1.工程设置：在开始之前，你需要设置你的工程。

这包括指定设计库和工作目录。

你可以在Cadence的命令行界面输入"set"命令，设置Cadence工程的相关参数。

2.电路设计：在Cadence中，你可以使用Virtuoso Schematic Editor或者Silicon Ensemble Schematic Editor进行电路设计。

你可以从菜单中选择相应的元件，然后将它们拖放到画布上，并连接它们。

你还可以设置元件的参数和属性。

3.电路仿真：完成电路设计后，你可以使用Spectre或者HSPICE等仿真工具来验证你的设计。

你需要定义相应的仿真参数，如仿真器类型、仿真时间等。

Cadence还提供了仿真结果的分析和波形显示，以便你评估电路的性能和稳定性。

4.物理布局：5.物理验证：完成物理布局后，你需要进行物理验证，以确保设计的可制造性和可靠性。

Cadence提供了Innovus和Tempus等工具，用于进行电压引脚冲突检查、信号完整性分析和时序分析等。

这些工具可以帮助你发现潜在的物理问题，并提供相应的解决方案。

6.封装设计：在完成物理验证后，你需要设计封装。

Cadence提供了封装设计工具，如Allegro Package Designer。

你可以定义芯片的引脚布局和间距规则，并生成封装文件。

7.电路板设计：当你完成芯片设计后，你可能需要进行电路板设计。

Cadence提供了Allegro PCB Designer等工具，用于进行电路板布局和连线。

cadence

版图设计工具Virtuos Layout Editor
第四步：打开版图单元
执行：CIW－>File－>Open…
版图设计工具Virtuos Layout Editor

版图编辑环境
版图设计工具Virtuos Layout Editor

Virtuoso LaVirtuos Layout Editor
Cadence 软件概述
Cadence 软件包含的工具很多，在集成电路设计过程中常用的工具有： 1）Verilog HDL仿真工具verilog-XL 2）电路设计工具composer 3）电路模拟工具Analog Artist 4）版图设计工具Virtuos Layout Editor 5）版图验证工具Dracula和Diva 6）自动布局布线工具Preview和Silicon Ensemble
s l xl
Cadence 软件概述
Cadence的启动：右击选择Tools terminal icfb& CIW （命令解释窗）
Cadence 软件概述
库文件的管理： cadence 的文件基本上是按照库、单元和视图的层次进行管理的。 1)库（library）：是一组单元的集合，库也包含与每个单元有关的各种不同
命令
layout layoutPlus
规模
s m
功能
基本版图设计（具有交互 DRC 功能）基本版图设计（具有自动化设计工具和交互验证工具）
Cadence 软件概述
Cadence的启动： 3、系统级启动命令
命令
规模
功能
Pcb 设计混合型号IC设计前端到后端大多数工具
swb msfb icfb

cadence 教程

cadence 教程Cadence 是一种电子设计自动化工具，常用于模拟、验证和布局设计。

它可以帮助工程师在各种电子系统中设计和验证电路，从而提高电路设计的效率和可靠性。

下面将介绍一些 Cadence 的基本使用方法和技巧。

1. 创建新项目要使用 Cadence，首先需要创建一个新项目。

可以通过菜单栏上的"File" -> "New"来创建新项目。

然后输入项目名称、路径等信息，并选择适当的项目类型。

2. 添加电路在 Cadence 中，可以通过绘制电路原理图来添加电路。

可以使用"Create Schematic"工具来创建新的电路原理图。

在绘制电路原理图时，注意使用正确的元件符号和连线方式。

3. 设置仿真参数在进行电路仿真之前，需要设置仿真参数。

可以通过菜单栏上的"Simulator" -> "Edit Simulation"来打开仿真设置窗口。

在仿真设置窗口中，可以设置仿真类型（如DC、AC、Transient 等）、仿真时间范围、仿真步长等参数。

4. 运行仿真设置好仿真参数后，可以通过菜单栏上的"Simulator" -> "Run Simulation"来运行仿真。

运行仿真后，可以查看仿真结果，如电压波形、电流波形等。

5. 进行验证在验证电路设计时，可以使用 Cadence 提供的调试工具和验证功能。

可以通过菜单栏上的"Debug" -> "Start Debugging"来启动调试。

在调试过程中，可以查看电路元件的属性、信号的波形等信息，以发现和解决问题。

6. 进行布局设计在电路设计完成后，可以进行布局设计。

可以使用 Cadence 提供的布局工具来布局电路版图。

布局时，要注意合理安排电路元件的位置和走线方式，以满足电路设计的要求。

cadence快速入门(物联网其实很简单-cadence简单使用过程)

cadence快速入门（物联网其实很简单-cadence简单使用过程）大家好我是will，这篇我会向大家介绍一下cadence的使用过程，我会和大家一起绘制一块常用的简单的串口工具来帮助大家来快速掌握。

我会把这个当作一个小项目来讲解，会分为多个部分，这是第一部分，简单介绍一下会涉及的软件。

Cadence是一款功能强大的EDA软件，主要用于电路涉及、绘制PCB 版图、仿真等使用。

国内使用较多的EDA软件有三款Altium Designer、PADS、Cadence。

其中AD使用量最大，原因是我们上大学学习的Protel 99se有关，AD为99se的升级版。

PADS在南方用的比较多，主要原因是智能手机大多数的解决方案都会提供PADS版本的原理图与核心布线。

但是我更喜欢Cadence原因是它更符合模块的思路，找功能非常方便，而且功能异常强大，方便，实乃利器啊！阿里狗破戒大师首页安装Cadence安装完成后我们会发现有很多软件图标，但是我们就用下面两个OrCAD Capture咱们用来绘制原理图和元件库的工具。

点击PCB Editor图标会让咱们选择Allegro产品版本，咱们选择Alloegro PCB Designer即可。

Allegro主要主要用于绘制PCB，功能非常强大方便。

最后生成光绘文件(PCB生产文件)提交给板厂生产。

ps：这里说明一下很多用AD的同学经常会提交源文件给板厂生产，will认为这样非常不规范，经常会因为板厂软件版本问题造成生产的差异，所以在这里建议发板尽量使用光绘文件进行。

以上Cadence就简单说完了，通过使用OrCAD和Allegro我们就可以完成原理图和PCB的绘制，接下来我再向大家介绍一款非常牛的软件CAM350，这是一款光绘软件，我经常用来查看光绘文件的可用性。

CAM350所有PCB层级PCB顶层经过CAM350检查完光绘文件的可用性后，就可以找板厂制板了。

我这里使用的是深圳嘉立创进行制板，在打样和小批量制板他家可以称为国内的老大。

Cadence-使用参考手册

Cadence 使用参考手册邓海飞微电子学研究所设计室20XX7月目录概述11.1 Cadence概述11.2 ASIC设计流程1第一章Cadence 使用基础52.1 Cadence 软件的环境设置52.2 Cadence软件的启动方法102.3库文件的管理122.4文件格式的转化132.5 怎样使用在线帮助132.6 本手册的组成14第二章Verilog-XL 的介绍153. 1 环境设置153.2 Verilog-XL的启动153.3 Verilog－XL的界面173.4 Verilog-XL的使用示例183.5 Verilog-XL的有关帮助文件19第四章电路图设计与电路模拟214.1 电路图设计工具Composer (21)4.1.1 设置214.1.2 启动224.1.3 用户界面与使用方法224.1.4 使用示例244.1.5 相关在线帮助文档244.2 电路模拟工具Analog Artist (24)4.2.1 设置244.2.2 启动254.2.3 用户界面与使用方法254.2.5 相关在线帮助文档25第五章自动布局布线275.1 Cadence中的自动布局布线流程275.2 用AutoAbgen进行自动布局布线库设计28第六章版图设计与其验证306.1 版图设计大师Virtuoso Layout Editor (30)6.1.1 设置306.1.2 启动306.1.3 用户界面与使用方法316.1.4 使用示例316.1.5 相关在线帮助文档326.2 版图验证工具Dracula (32)6.2.1 Dracula使用介绍326.2.2 相关在线帮助文档33第七章skill语言程序设计347.1 skill语言概述347.2 skill语言的基本语法347.3 Skill语言的编程环境347.4面向工具的skill语言编程35附录1 技术文件与显示文件示例60附录2 Verilog-XL实例文件721．Test_memory.v (72)2．SRAM256X8.v (73)3．ram_sy1s_8052 (79)4．TSMC库文件84附录3 Dracula 命令文件359概述作为流行的EDA工具之一，Cadence一直以来都受到了广大EDA工程师的青睐。

Cadence使用初步简介

Cadence使用初步简介在早期的ASIC 设计中电路图起着更为重要的作用作为流行的CAD软件Cadence 提供了一个优秀的电路图编辑工具Composer。

Composer不但界面友好操作方便而且功能非常强大电路图设计好后其功能是否正确性能是否优越必须通过电路模拟才能进行验证Cadence 同样提供了一个优秀的电路模拟软件Analog Artist由于Analog Artist 通过Cadence 与Hspice 的接口调用Hspice 对电路进行模拟。

但是我们的虚拟机中并没有安装Hspice软件，所以我们使用Cadence自带的仿真软件进行仿真。

本章将介绍电路图设计工具Composer 和电路模拟软件Analog Artist 的设置启动界面及使用方法简单的示例以及相关的辅助文件以便大家能对这两种工具有一个初步的理解。

一、Cadence平台的启动：①右击桌面，在弹出菜单中单击open Terminal②在弹出的终端中输入icfb&然后按回车启动Cadence③Cadence启动过程④Cadence启动完成后，关闭提示信息二、设计项目的建立①点击Tools—Library Manager…启动设计库管理软件②启动设计库管理软件③点击File—New--Library新建设计库文件④在弹出的菜单项中输入你的设计的库的名称，比如MyDesign，点击OK⑤选择关联的工艺库文件，我们选择关联已有的工艺库文件，点击OK⑥在弹出菜单中的Technology Library下拉菜单中选择我们需要的TSMC35mm 工艺库，然后点击OK。

⑦设计的项目库文件建立完成，然后我们在这个项目库的基础上建立其子项目。

点击选择mydesign,然后点击File-New-Cell View…⑧输入子项目的名称及子项目的类型，多种类型，目前课程设计中用到的主要是电路图编辑和版图编辑。

在设计版图之前我们假定先设计原理图：所以我们选择，然后点击OK。

cadence简介

EDA概述
• EDA技术特征：
（1）硬件采用工作站和PC机。（2）具有IP模块化芯核的设计和可重复利用功能。（3）EDA技术采用高级硬件描述语言描述硬件结构、参数和功能，具有系统级仿真和综合能力。
EDA概述
• EDA工具一般由两部分组成：
逻辑工具物理工具
物理工具主要实现物理布局布线。逻辑工具基于网表、布尔逻辑、传输时序等概念。该两部分由不同工具承担，利用标准化的网表文件进行数据交换。
• Synopsys公司简介：
是为全球集成电路设计提供电子设计自动化(EDA) 软件工具的主导企业。为全球电子市场提供技术先进的 IC设计与验证平台，致力于复杂的芯片上系统(SoCs)的开发。总部设在美国加利福尼亚州Mountain View，有超过60家分公司分布在北美、欧洲、日本与亚洲。提供前后端完整IC设计方案的领先EDA工具供应商。是EDA历史上第一次由一家EDA公司集成了业界最好的前端和后端设计工具。
第二章 EDA概述
• 电子设计自动化（EDA：Electronic Design Automation）就是利用计算机作为工作平台进行电子自动化设计的一项技术。 • 涵盖内容：系统设计与仿真，电路设计与
仿真，印制电路板设计与校正，集成电路版图设计数模混合设计，嵌入式系统设计，软硬件系统协同设计，系统芯片设计，可编程逻辑器件和可编程系统芯片设计，专用集成电路设计等
EDA概述
• 软核IP（soft IP）是用可综合的硬件描述语言描述的 RTL级电路功能块，不涉及用与什么工艺相关的电路和电路元件实现这些描述。 • 优点：设计周期短，设计投入少，不涉及物理实现，为后续设计留有很大发挥空间，增大了IP的灵活性和适应性。 • 缺点：会有一定比例的后续工序无法适应软核IP设计，从而造成一定程度的软核IP修正，在性能上有较大的不可预知性。

Cadenceallegro菜单使用说明

Cadenceallegro菜单使用说明Cadence Allegro菜单使用说明1. 简介本文档旨在向使用Cadence Allegro软件的用户提供菜单使用说明。

Cadence Allegro是一款常用的电子设计自动化（EDA）软件，有助于进行电路设计和 PCB 布局。

2. 界面概述Cadence Allegro的界面主要由工具栏、菜单栏和主编辑区组成。

菜单栏包含了软件的各种功能和工具，方便用户进行设计和布局操作。

3. 菜单使用Cadence Allegro的菜单栏提供了丰富的功能和工具，方便用户进行电路设计和布局。

以下是一些常用菜单和其功能的介绍：3.1 文件菜单文件菜单可以用于新建、打开和保存设计文件，以及进行打印和导出等操作。

- 新建设计文件: `文件` -> `新建`- 打开设计文件: `文件` -> `打开`- 保存设计文件: `文件` -> `保存`- 打印设计文件: `文件` -> `打印`- 导出设计文件: `文件` -> `导出`3.2 编辑菜单编辑菜单提供了一系列用于编辑和处理设计文件的功能和工具。

- 撤销上一步操作: `编辑` -> `撤销`- 复制选定的元件或图形: `编辑` -> `复制`- 粘贴剪贴板的内容: `编辑` -> `粘贴`- 删除选定的元件或图形: `编辑` -> `删除`- 查找和替换元件或图形: `编辑` -> `查找和替换`3.3 视图菜单视图菜单用于控制设计的可见性和显示方式。

- 放大或缩小设计: `视图` -> `放大` / `视图` -> `缩小`- 移动设计视图: `视图` -> `移动`- 显示或隐藏参考层: `视图` -> `参考层`- 显示或隐藏网络标签: `视图` -> `网络标签`3.4 工具菜单工具菜单提供了一些实用的辅助工具和功能。

- 进行电路仿真: `工具` -> `电路仿真`- 进行电路布局和线路连接: `工具` -> `布局和线路连接`- 进行信号完整性分析: `工具` -> `信号完整性分析`- 进行功率完整性分析: `工具` -> `功率完整性分析`4. 其他说明以上仅是一些常用菜单和功能的介绍，Cadence Allegro软件还提供了许多其他有用的功能和工具，用户可以根据自己的需求进行探索和使用。

04集成电路版图基础-Cadence工具简介

提取成功后，在版图文件的存放目录下，增加一个extracted文件。打开可以看到提取出来的器件和端口。选择Verify-probe菜单，在弹出窗口中可以选择查看连接关系。

3、 LVS
Layout vs. schematic comparison（版图与电路对比），检查设计完成的版图是否与原电路相符。在版图编辑窗口菜单中选择verify-LVS 即可打开对话框。

衬底连接与布线： MOS管衬底必须接到相应电位，有源区作为源漏极也需要引线连接。半导体衬底材料必须先制作active有源区，才能通过通孔与金属引线连接。根据不同工艺，通孔尺寸和间距不同。

版图设计过程中，各层没有严格顺序要求
器件连接关系及端口：用铝线直接连接两管漏极，并可作为输出端；多晶硅连接两管栅极，制作通孔后连接金属，作为输入端；与金属相连的两管衬底作为power端。

其中，DRC和LVS是必做的验证。
1、 DRC

Design rule checking （设计规则检查）。版图的设计必须根据DRC 规则文件进行，不同工艺的 DRC 规则文件不同。
建议完成一部分设计之后就做一次，分阶段进行。避
免完成全图后再做DRC，错误之间相互牵连不便修改。

DIVA 下的DRC 规则文件名为divaDRC.rul。通常与工艺库文件存放在相同目录。在版图编辑窗口，单击菜单verify ——DRC，弹出DRC 规则检查对话框，

工艺库文件在工程创建之初已经确定，不用再做操作。而可供选择的图层，根据不同设计需求会有所不同。常用图层名称及其含义
版图图层名称 Nwell Active Pselect Nselect Poly cc（或cont） Metal1 Metal2 Via

Cadence 快速入门教程

Cadence SPB15.7 快速入门视频教程目录第1讲课程介绍，学习方法，了解CADENCE软件第2讲创建工程，创建元件库第3讲分裂元件的制作方法区别（Ctrl+B、Ctrl+N切换Part）点击View，点击Package可以显示所有的元件Part1、homogeneous 和heterogeneous2、创建homogeneous类型元件3、创建heterogeneous类型元件第4讲正确使用heterogeneous类型的元件增加packeg属性。

点击Option，选择Part Properties，选择new，增加属性。

用于在原理图中确定同一块的元件。

1、可能出现的错误2、出现错误的原因3、正确的处理方法第5讲加入元件库，放置元件1、如何在原理图中加入元件库2、如何删除元件库3、如何在元件库中搜索元件4、放置元件5、放置电源和地第6讲同一个页面内建立电气互连（设置索引编号，Tools里面，Annotate来设置）1、放置wire，90度转角，任意转角(画线时按住Shift)2、wire的连接方式3、十字交叉wire加入连接点方法，删除连接点方法（快捷键J）4、放置net alias方法（快捷键n）5、没有任何电气连接管脚处理方法（工具栏Place no Conection）6、建立电气连接的注意事项第7讲总线的使用方法1、放置总线（快捷键B）2、放置任意转角的总线（按住Shift键）3、总线命名规则（LED[0:31]，不能数字结尾）4、把信号连接到总线（工具栏Place Bus entry 或者E）5、重复放置与总线连接的信号线（按住Ctrl向下拖）6、总线使用中的注意事项7、在不同页面之间建立电气连接(工具栏Place off-page connector)第8讲browse命令的使用技巧(选中dsn文件，选择Edit中的browse)1、浏览所有parts，使用技巧（浏览元件<编号，值，库中的名字，库的来源>，双击元件可在原理图上找到元件）2、浏览所有nets，使用技巧（浏览网络）3、浏览所有offpage connector，使用技巧（页面间的连接网络，一般一个网络至少会在两个页面中出现）4、浏览所有DRC makers，使用技巧（DRC检测）第9讲搜索操作使用技巧（右上脚的望远镜那，按下下拉三角可以设置搜索的范围）1、搜索特定part（查找元件）2、搜索特定net（查找网络）3、搜索特定power（查找电源）4、搜索特定flat nets（将搜索的网络在一个原理图中都高亮显示）第10讲元件的替换与更新(打开Designer Cache，选中元件，右键打击，选择Replace Cache或者Update Cache)1、replace cache用法（New Part Name 选择替换元件，Part Library 库的位置，Action 1、保存原理图属性（比如编号），2、去除所有属性）2、update cache用法（同replace Cache，如果更改了元件，可以用updata把最新的元件模型更新进来）3、replace cache与pdate cache区别（replace可以更改元件与元件库的连接关系，封装属性只能用replace的不保存属性来更新封装信息）第11讲对原理图中对象的基本操作1、对象的选择2、对象的移动（默认是保持现有连接的移动，可以按住Alt可以断开连接），（断开后如不能移动连接：打开菜单栏Options，打开prefrence，选择Miscellaneous，勾选右下角wire Drag）3、对象的旋转(选中元件，然后按住R键)4、对象的镜像翻转(选中元件，选择菜单栏edit中的mirror（文本和位图不能镜像）)5、对象的拷贝、粘贴、删除（按住Ctrl，然后选中元件并拖动）第12讲1、修改元件的V ALUE及索引编号方法（双击V ALUE或者索引编号就可以直接改了）2、属性值位置调整（选中并拖动）3、放置文本（菜单栏place，text（换行按住Ctrl和Enter）。

集成电路版图基础-Cadence工具简介

(1) DRC (Design Rule Check) 设计规则检查。
(2) ERC(Electrical Rule Check) 电学规则检查。
(3) LVS(Layout Versus Schemati) 版图和电路图一致性比较
(4) LPE(Layout Parameter Extruction) 版图寄生参数提取
或快捷键k或点击图标
2）点击任意所需一点为起点 3）移动鼠标到空白处再次点击完成标尺 4）按＜Esc＞键停止标尺命令 5）按shift+k 清除所有标尺
反相器版图实例
在P型衬底上制作CMOS反相器，需要一个 PMOS管和一个NMOS管。其中PMOS管制作在N阱中，包含有源扩散区、多晶硅栅； NMOS管包含有源扩散区、多晶硅栅。
选择Verify-probe菜单，在弹出窗口中可以选择查看连接关系。
3、 LVS
Layout vs. schematic comparison（版图与电路对比），检查设计完成的版图是否与原电路相符。
在版图编辑窗口菜单中选择verify-LVS 即可打开对话框。
注意：如果之前运行过LVS，此时会出现一个提示窗口。选中form contents（重新创建LVS文件内容），继续LVS。
如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。
LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
快捷键 p c q
Shift+k Shift+z
3、LSW：
layer select window（图层选择窗口）。该窗口显示设计版图所用的工艺库文件的位置、可供选择和当前选中的版图图层，以及各图层的图样属性。

集成电路版图基础-Cadence工具简介篇00

（b）
3. 复制(Copy) 1）复制命令Edit→copy，或快捷键c 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成复制 4）按＜Esc＞键停止复制命令
4. 移动(move) 1）复制命令Edit→move，或快捷键m 或点击图标
2）点击目标图形 3）移动鼠标到空白处再次点击完成移动 4）按＜Esc＞键停止移动命令
k
Shift+k
Shift+z
Zoom in（放大） Ctrl+z
3、LSW：

layer select window（图层选择窗口）。该窗口显示设计版图所用的工艺库文件的位置、可供选择和当前选中的版图图层，以及各图层的图样属性。如右图显示当前所用工艺库文件位于“MYLIB”目录下，当前选择的图层为“active”。

注意：如果之前运行过LVS，此时会出现一个提示窗口。选中form contents（重新创建LVS文件内容），继续LVS。

如果验证成功，返回LVS窗口，单击 “output”按钮，查看验证报告。

LVS验证报告：
错误类型
错误位置
错误原因
错误数量
错误原因
Cadence工具简介
光电工程学院
王智鹏
一、浏览电路

Cadence virtuoso 基于linux操作系统，主要包括电路系统设计工具、版图设计工具和版图验证工具。软件启动后，会看到全局管理窗口——CIW

在CIW窗口中点击“Tools”，选择 “library manager”打开库文件管理器。并从中单击选择所需的library—cell—view，双击“schematic”打开目标电路图。

cadence使用教程

cadence使用教程Cadence是一种电路设计和仿真软件，非常适合电子工程师用于电路设计和分析。

在本教程中，我们将介绍如何使用Cadence进行基本的电路设计和仿真。

首先，打开Cadence软件，并新建一个新项目。

请确保你已经安装了Cadence软件，并且拥有一个有效的许可证。

在新项目中，你需要定义电路的基本参数，如电源电压、电阻值等。

可以通过绘制原理图的方式来完成这些参数的定义。

在绘图界面中，你可以选择不同的元件，包括电源、电阻、电容、电感等。

你可以使用菜单栏中的工具来放置和连接这些元件。

一旦电路图绘制完成，你可以对电路进行仿真。

首先，需要选择合适的仿真器。

Cadence提供了多种仿真器，如Spectre和HSPICE。

选择一个适合你电路的仿真器，并设置仿真参数，如仿真时间、仿真步长等。

在仿真之前，你首先需要对电路进行布局。

布局涉及将电路中的元件放置在芯片上，并根据布线规则进行连接。

Cadence提供了强大的布局工具，可以帮助你完成这个过程。

完成布局后，你可以进行后仿真。

后仿真涉及将布局好的电路导入到仿真器中，并进行仿真分析。

你可以查看电路的性能指标，如电压、电流和功耗等。

除了基本的电路设计和仿真，Cadence还提供了其他功能，如噪声分析、温度分析和优化设计等。

你可以根据需要选择适合的功能。

总的来说，Cadence是一个功能强大的电路设计和仿真软件。

通过本教程，你可以学会如何使用Cadence进行基本的电路设计和仿真。

希望这对你的电子工程项目有所帮助。

Cadence约束管理器的基本介绍

Caden‎c e原理图‎约束管理器‎的基本使用‎1.1 约束管理器‎简介约束管理器‎是一个交叉‎的平台，以工作薄（workb‎o ok）和工作表（works‎heet）的形式通过‎用户定义约‎束管理来管‎理设计中的‎各个网络和‎管脚对。

例如控制某‎条网络的阻‎抗值和布线‎长度等等。

约束管理器‎具有以下功‎能：1)它以数据表‎格的形式与‎用户接口，使用户能够‎快速的获取‎，修改和删除‎用户定义的‎约束值。

2)它能够所有‎的定义的约‎束进行语法‎检查。

3)它提供约束‎的继承，在高等级对‎象中定义的‎约束能够被‎低等级对象‎所集成。

而且低等级‎对象可以重‎新定义约束‎覆盖从高等‎级对象继承‎下来的所有‎约束。

能够产生原‎理图和pc‎b板关于约‎束捕捉的报‎告。

2.1 原理图和p‎cb板间约‎束捕捉的同‎步原理图和p‎cb的约束‎同步是指在‎原理图或p‎cb中定义‎或修改的约‎束在原理图‎和p cb之‎间可以相互‎传递的（原理图到p‎c b或pc‎b到原理图‎）。

如下图1所‎示：图1 原理图与p‎c b板约束‎的同步3.1 带约束管理‎的设计流程‎带约束管理‎的设计流程‎与传统的设‎计流程相比‎，其主要包含‎了约束文件‎，该约束文件‎以设计板的‎名字命名，文件扩展名‎为.dcf，该文件放在‎设计板目录‎下的con‎s trai‎n ts目录‎下。

例如在E:\KS869‎5P_DE‎M O_V1‎00.1目录下创‎建了KS8‎695P_‎D EMO_‎V100.1工程，设计板的名‎称为NET‎CAMER‎A，那么在E:\KS869‎5P_DE‎M O_V1‎00.1\WORKL‎IB\NETCA‎MERA\CONST‎R AINT‎S目下会产‎生n etc‎amera‎.dcf约束‎文件。

带约束管理‎的设计流程‎如下图2所‎示：图2 约束使能的‎设计流程3.1.1 从原理图导‎出约束管理‎到pcb在使能约束‎管理器的设‎计流程中，cande‎n ce会产‎生5个必须‎发送pcb‎板上的文件‎：p stch‎i p.dat，pstrx‎p rt.datt，pstxn‎e t.dat，pstcm‎d b.dat，pstcm‎b c.dat，其中前3个‎在传统的设‎计中也会产‎生，后2个是在‎使能约束管‎理器后产生‎的文件。