基于FPGA的数字频率计设计
基于fpga控制的数字频率计设计(含程序、仿真图)大学毕设论文
目录1 引言 (1)1.1 课题背景 (1)1.2 课题意义 (2)1.3 国内外现状及发展趋势 (2)1.4 系统开发环境及技术分析 (3)1.4.1 FPGA开发简介 (3)1.4.2 VHDL特点及设计方法 (5)2 需求分析 (7)2.1 系统基本要求 (7)2.2 系统结构 (7)3 系统设计 (8)3.1 总体方案比较 (8)3.2 程序流程图 (10)3.3 系统模块设计 (11)3.3.1 整形电路 (11)3.3.2 计数器 (12)3.3.3分频器 (14)3.3.4锁存器 (16)3.3.5控制器 (19)3.3.6 显示器 (22)4 系统仿真及测试 (23)结论 (29)致谢 (30)参考文献 (31)附录1 (32)附录2 (35)1 引言1.1 课题背景进入信息时代以来，微电子技术和计算机技术飞速发展, 各种电子测量仪器在原理、功能、精度及自动化水平等方面都发生了巨大的变化, 特别是DSP技术诞生以后，电子测量技术更是迈进了一个全新的时代[1]。
近年来，DSP逐渐成为各种电子器件的基础器件，逐渐成为21世纪最具发展潜力的朝阳行业，甚至被誉为信息化数字化时代革命旗手。
在电子技术领域内，频率是一个最基本的参数，频率与其它许多电参量的测量方案、测量结果都有十分密切的关系。
如时间，速度等都涉及到或本身可转化为频率的测量。
因此，频率的测量就显得更为重要。
而且，目前在电子测量中，频率的测量精确度是最高的.现在市场上有各种多功能，高精度，高频率的数字频率计，但价格不菲。
而在实际工程中，不是对所有信号的频率测量都要求达到非常高的精度。
因此，本文提出了一种能满足一般测量精度要求，但成本低廉的数字频率计的设计方案。
在电子工程中、资源勘探、仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。
数字频率计是计算机，通信设备，音频视频等科研生产领域不可缺少的车辆仪器，采用VHDL语言编程设计实现的数字频率计，除被测信号的整形部分，键输入部分和数码显示部分以外其余全在一片FPGA芯片上实现，整个设计过程变得十分透明，快捷和方便，特别是对于各层次电路系统的工作时序的了解显得尤为准确而且具有灵活的现场可更改性。
基于FPGA数字频率计 (可测占空比)
VHDL 课程设计报告——基于FPGA的数字频率计姓名：学号：班级：目录1 设计原理 (1)2功能设计 (1)3系统总体框图 (1)4各功能块设计说明 (2)5实验结果 (14)6结论分析 (15)一、设计原理频计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。
通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。
闸门时间可以根据需要取值，大于或小于1 s都可以。
闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。
闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。
一般取1 s作为闸门时间，此测量方法称为直接测频法。
由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。
进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。
由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。
二、功能设计1、测量范围：1HZ--------99MHZ，测量精度±1HZ。
2、测量结果高4位与低4位进行分页显示。
当超过9999HZ时，系统亮灯提示超出低4位显示范围，可通过按键进行高低4位结果的显示切换。
高4位显示时，伴有小数点位的点亮，提示已成功切换到高4位。
3、测量所测信号的占空比。
能够快速测出输入待测信号的占空比，并且通过按键，切换到占空比显示状态。
4、内置自测信号由内部时钟产生三个特定时钟，以供自身测试功能是否正常。
三、系统总体框图系统总框图四、各功能块设计说明1、时钟发生器通过对50MHZ的晶振时钟进行50M的分频，等到一个1HZ信号。
再通过此信号，通过2分频，得到一个0.5HZ的信号,从而得到高电平为1秒的闸门控制信号en来控制计数器的计数时间.再通过对en求反,等到锁存信号load.而清零信号clr则通过en与1HZ信号共同产生.同时对50MHZ信号进行500分频,一个两位的std_logic_vector（1 downto 0）信号在分频信号的驱动下不断加‘1’，等到“00”、“01”、“10”、“11”四种片选信号，对应4个数码管，从而驱动数码管的动态扫描显示。
基于FPGA的数字频率计实验报告(能测占空比)
基于FPGA的数字频率计设计学院：专业：班级：姓名：学号：审阅老师：评分：目录一、课程设计目的 (3)二、设计任务 (3)三、功能要求与技术指标 (3)四、数字频率计工作原理概述 (3)五．数字频率计实现方法 (4)六．结论与误差分析 (11)七．VHDL程序： (12)一、课程设计目的熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。
二、设计任务设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。
三、功能要求与技术指标1.基本功能要求（1）能够测量出方波的频率，其范围50Hz~50KHz。
（2）要求测量的频率绝对误差±5Hz。
（3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。
（4）测量响应时间小于等于10秒。
以上（1）~（4）基本功能要求均需实现。
2.发挥部分（1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。
（2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。
量程选择可以通过按键选择，也可以通过程序自动选择量程。
（3）若是方波能够测量方波的占空比，并通过数码管显示。
以上（1）~（3）发挥功能可选择实现其中的若干项。
四、数字频率计工作原理概述1.数字频率计简介在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
而数字频率计是采用数字电路制成的实现对周期性变化信号的频率的测量。
2.常用频率测量方法：方案一采用周期法。
通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。
基于FPGA的数字频率计设计
基于FPGA的数字频率计设计摘要数字频率计是一种常用的电子测量仪器，在工程领域中广泛应用。
与传统的模拟频率计相比，数字频率计具有精度高、响应快、体积小等优点，在现代电子技术领域中广泛应用。
本文将介绍如何使用FPGA设计数字频率计，并通过示例演示FPGA的应用。
介绍数字频率计是一种将输入信号的频率转换成计数信号输出的电子工具，它可以测量频率、周期和时间间隔等参数。
频率计通常采用数字进制计数方式，其测量精度取决于计数器的精度和时钟频率。
在电子电路测试、无线通信、音频、视频等领域中，数字频率计起着至关重要的作用。
FPGA（Field Programmable Gate Array）是一种具有灵活性、可编程性和高速性的逻辑芯片，适用于数字电路的设计和实现。
与ASIC（Application-Specific Integrated Circuit）相比，FPGA具有短设计周期、可重构、低成本等特点。
在数字系统中，FPGA作为计数器的电子部件，使得数字频率计的设计变得更加灵活和简便。
FPGA数字频率计设计系统框图FPGA数字频率计的系统框图如下：FPGA数字频率计系统框图FPGA数字频率计系统框图如图所示，FPGA数字频率计的输入端连接到待测信号，经过放大和滤波处理后送入计数器中进行计数，计数器输出的计数值存储在FPGA的存储器中并进行处理，最终形成数字频率读数并显示在数码管上。
输入端FPGA数字频率计的输入端通常使用低噪声前置放大器和有限带宽滤波器的组合，以保证待测信号的准确度和稳定性。
实际设计中应根据待测信号的具体情况选择合适的放大系数和滤波器参数。
计数器数字频率计的计数器是FPGA实现的核心部件。
计数器根据输入端计数触发信号进行计数，并将计数器输出的计数值存储在FPGA的存储器中。
计数器的计数值越大，频率读数的分辨率就越高。
在FPGA中，计数器可以采用累加计数器或移位寄存器计算，具体实现取决于设计者的需求和性能要求。
基于FPGA高精度数字频率计的设计说明
二、文献综述20世纪末，数字电子技术得到了飞速发展，有力地推动和促进了社会生产力的发展和社会信息化的提高，数字电子技术的应用已经渗透到人类生活的各个方面。
从计算机到手机，从数字到数字电视，从家用电器到军用设备，从工业自动化到航天技术，都尽可能采用了数字电子技术。
现代电子设计技术的核心是EDA技术。
EDA技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera 公司的MAX+PLUSII）。
EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。
设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述。
EDA技术使实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。
今天EDA技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有EDA工具的支持，都将是难以完成的。
EDA工具已经成为现代电路设计工程师的重要武器，正在发挥越来越重要的作用。
为了提高自身的实践能力与专业知识应用能力，为了更快地与社会实际和社会需要接轨，这次毕业设计我选择了以EDA技术为方向，设计数字频率计，在所参考的文献中，都包含了这一技术。
相信通过此次毕业设计将为我更全面更系统更深入地掌握EDA技术打下良好的基础。
EDA发展历程EDA技术伴随着计算机、集成电路、电子系统设计的发展，经历了三个发展阶段，即：20世纪70年代发展起来的CAD技术；0世纪80年代开始应用的CAE技术；20世纪90年代后期，出现的以硬件描述语言、系统级仿真和综合技术为特征的EDA技术，这时的EDA工具不仅具有电子系统设计的能力，而且能提供独立于工艺和厂家的系统级设计能力，具有高级抽象的设计构思手段。
基于FPGA和单片机的高精度数字频率计的设计与实现
基于FPGA和单片机的高精度数字频率计的设计与实现1. 引言1.1 背景介绍数字计数器是一种广泛应用于科学研究、工程技术和日常生活中的仪器设备，用于测量信号的频率、周期和脉冲数量等。
随着科技的不断发展，对于数字频率计的精度和性能要求也越来越高。
传统的数字频率计主要基于单片机或专用芯片的设计，存在精度受限、功能单一等问题。
而基于FPGA和单片机的高精度数字频率计能够充分发挥FPGA在并行计算和高速数据处理方面的优势，结合单片机的灵活性和易编程性，实现更高精度、更丰富功能的数字频率测量。
本文基于FPGA和单片机，设计并实现了一种高精度数字频率计，具有高度精准、快速响应的特点。
通过软硬件结合的设计思路，实现了数字信号频率的精确测量，同时在硬件设计和软件设计上都进行了详细优化和实现。
系统测试结果表明，该数字频率计具有较高的测量精度和稳定性，在实验中取得了良好的效果和准确的测量数据。
此设计不仅具有实用价值，还对数字频率计的进一步研究和应用具有一定的参考意义。
1.2 研究意义随着科技的发展，对于频率计的要求也越来越高，需要具备更高的精度、更快的响应速度和更广泛的适用范围。
设计和实现基于FPGA 和单片机的高精度数字频率计具有重要的研究意义。
通过本文的研究，可以深入了解数字频率计的工作原理和设计方法，为高精度频率计的研究和应用提供参考和借鉴。
本文的研究成果还可以为提高电子测量仪器的性能，推动数字频率计技术的发展做出重要的贡献。
本文的研究具有重要的理论和实践意义。
1.3 研究现状当前，数字频率计在电子测量领域具有重要的应用价值，其精度和稳定性对于提高测量精度和准确性至关重要。
目前，数字频率计的研究主要集中在硬件设计和软件算法的优化上。
在硬件设计方面，传统的数字频率计主要采用FPGA（现场可编程门阵列）作为核心控制器，实现高速、高精度的频率测量。
通过合理的电路设计和时序控制，可以实现更稳定和准确的频率计算。
在软件设计方面，研究者们致力于优化频率计算算法，提高频率计算的速度和精度。
基于 fpga 的数字频率计的设计与实现
基于 FPGA 的数字频率计的设计与实现随着现代科技的不断发展，我们对数字信号处理的需求也越来越高。
数字频率计作为一种用来测量信号频率的仪器，在许多领域有着广泛的应用，包括无线通信、雷达系统、声音处理等。
在这些应用中，精确、高速的频率测量常常是至关重要的。
而基于 FPGA 的数字频率计正是利用了 FPGA 高速并行处理的特点，能够实现高速、精确的频率计算，因此受到了广泛关注。
本文将从设计思路、硬件实现和软件调试三个方面，对基于 FPGA 的数字频率计的设计与实现进行详细讲解。
一、设计思路1.1 频率计原理数字频率计的基本原理是通过对信号进行数字化，然后用计数器来记录单位时间内信号的周期数，最后根据计数器的数值和单位时间来计算信号的频率。
在 FPGA 中，可以通过硬件逻辑来实现这一过程，从而实现高速的频率计算。
1.2 FPGA 的优势FPGA 作为一种可编程逻辑器件，具有并行处理能力强、时钟频率高、资源丰富等优点。
这些特点使得 FPGA 在数字频率计的实现中具有天然的优势，能够实现高速、精确的频率测量。
1.3 设计方案在设计数字频率计时，可以采用过采样的方法，即对输入信号进行过取样，得到更高精度的测量结果。
还可以结合 PLL 锁相环等技术，对输入信号进行同步、滤波处理，提高频率测量的准确性和稳定性。
二、硬件实现2.1 信号采集在 FPGA 中，通常采用外部 ADC 转换芯片来对输入信号进行模数转换。
通过合理的采样率和分辨率设置，可以保证对输入信号进行精确的数字化处理。
2.2 计数器设计频率计最关键的部分就是计数器的设计。
在 FPGA 中，可以利用计数器模块对输入信号进行计数，并将计数结果送入逻辑单元进行进一步的处理。
2.3 频率计算通过对计数结果进行适当的处理和归一化，可以得到最终的信号频率。
在这一过程中，需要注意处理溢出、误差校正等问题，以保证频率测量的准确性和稳定性。
三、软件调试3.1 FPGA 开发环境在进行基于 FPGA 的数字频率计设计时，可以选择常见的开发工具，例如 Xilinx Vivado 或 Quartus II 等。
基于FPGA的等精度数字频率计设计
摘要频率是常用的物理量，工程中很多物理量的测量，如时间测量、速度控制等，都可转化为频率测量。
此外，还经常遇到以频率为参数的测量信号，例如流量、转速等。
所以频率测量方法的研究越来越受到重视。
基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性, 而等精度频率计不但具有较高的测量精度, 而且在整个频率区域能保持恒定的测试精度。
本课题设计的等精度数字频率计是采用当今电子设计领域流行的EDA技术，以FPGA为核心，配合STC89C51单片机。
同时，采用等精度测频原理，实现了0.01Hz--50MHz信号频率的等精度频率测量。
此外，该系统还实现测量周期、脉宽、占空比等功能。
设计中用一块FPGA芯片EP2C5Q208C8完成各种时序逻辑控制、计数功能。
在Ouartus II平台上，用VHDL语言编程完成FPGA的软件设计、编译、调试、仿真和下载。
用STC89C51单片机作为系统的主控部件，实现整个电路的测试信号控制、数据运算处理、键盘扫描和控制数码管的显示输出。
系统将单片机STC89C51的控制灵活性及FPGA芯片的现场可编程性相结合，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。
关键词：频率计；EDA技术；FPGA；单片机AbstractFrequency is commonly used physical quantity, lots of measurement of physical quantity in the project, such as the measurement of time, the control of velocity, can be changed into the measurement of frequency. Besides, the measured signal with a frequency parameter, such as the rate of flow, the rotational speed, is often encountered. So the research of the method of measuring frequency has become more and more significant in the real application.According to the principles of traditional frequency measurement , the measurement accuracy of frequency meter will decrease with the signal frequency decrease .but it has more limitations in the real application, equal precision frequency meter not only has high accuracy, but also maintains constant test accuracy in the whole frequency region .With the help of FPGA and cooperating with the single chip computer STC89C51,The digital frequency design in our program has realized the precision measurement of 0.01Hz-50MHz signal frequency by adopting the current EDA technique prevailing in the electronic designs and using the principle of multi-period synchrony frequency measurement. Besides, the system can complete the cycle, pulse width, duty cycle measurement function .In this design, using an FPGA chip EP2C5Q208C8 completes a variety of temporal logic control and counting function. In the platform of Ouartus II, using VHDL language completes FPGA software design, compiler, debugging, simulation, and download. By use of the STC89C51 single chip computer as the main controlling parts, the control of the tested signal, the scan of keyboard and the output display of LED can be realized. The system combines the control flexibility of STC89C51 with programmable performance of FPGA, consequently,not only can it shorten the period of the development and research, but also it has the advantages of compact structure, little volume, high reliability, wide scope and high precision. Keywords：Frequency meter，EDA technique，FPGA, Single chip computer目录摘要 (I)Abstract (II)目录 (III)1 绪论 (1)1.1 本课题的研究背景及意义 (1)1.2 本课题的主要内容 (2)2 系统设计的相关理论 (3)2.1 频率测量方法的研究 (3)2.1.1 常用测频方案 (3)2.1.2 等精度测频原理 (3)2.1.3 等精度测频误差分析 (5)2.2 单片机模块理论及知识 (5)2.2.1 MCS-51单片机结构简介 (5)2.2.2 Keil μvision 3软件概述 (7)2.2.3 Proteus软件概述 (7)2.3 FPGA模块理论及知识 (8)2.3.1 FPGA原理概述 (8)2.3.2 Quartus II 软件概述 (9)2.3.3 VHDL语言简介及开发优点 (11)3 系统硬件电路设计 (13)3.1 系统顶层电路组成 (13)3.2 被测信号放大整形电路设计 (13)3.3 单片机模块设计 (14)3.3.1 单片机最小系统 (14)3.3.2 键盘接口电路 (15)3.3.3 LED数码管显示电路 (17)3.4 FPGA模块电路设计 (18)3.4.1 基本单元电路 (19)3.4.2 测量与自检选择电路 (23)3.4.3 脉宽控制电路 (24)3.4.4 测频与测周期电路 (25)3.5 单片机与FPGA的相互控制电路 (26)4 系统软件设计 (28)4.1 单片机主程序设计 (28)4.2 复位自检程序设计 (28)4.3 键盘程序设计 (29)4.4 测频子程序设计 (30)4.5 测周期子程序设计 (31)4.6 测脉宽子程序设计 (32)4.7 测占空比子程序设计 (32)4.8 LED数码管显示子程序设计 (33)5 系统性能分析 (34)5.1 测量范围分析 (34)5.2 测量精度分析 (34)5.3 被测信号幅值分析 (34)结论 (35)致谢 (36)参考文献 (37)附录一FPGA程序 (38)附录二单片机程序 (41)1绪论1.1本课题的研究背景及意义EDA(Electronic Design Automation——电子设计自动化)代表了当今电子设计技术的最新发展方向，通过VHDL（V ery High Speed Integrated Circuit Hardware Description Language）硬件描述语言的设计，用FPGA（Field－Programmable Gate Array——现场可编程门阵列）来实现小型电子设备的设计，是开发仪器仪表的主流。
基于FPGA的数字式频率计设计报告
湖南大学电气与信息工程学院本科生课程设计题目：数字频率计课程：电子技术综合设计专业：电子信息工程班级：1703指导老师：设计时间：目录一、选题 (1)二、要求 (1)三、方案原理 (3)四、框图 (4)五、单元电路说明 (6)1分频模块 (6)2 显示模块六、参考资料 (21)一、选题数字式频率计的VERILOG设计二、要求对输入FPGA开发板的一定频率的输入信号的频率进行测量，并通过LCD进行显示，并使可测量范围尽可能大，精度尽可能高三、方案原理（1）L CD显示原理本次设计中使用的是基于HD44780的LCD1602。
管脚定义图如下:要实现液晶显示功能有如下关键步骤：1.确定字符显示位置：要在液晶上的某个位置上显示某个字符，就是要向DDRAM的某个地址写入要显示的数据代码。
屏幕物理位置与DDRAM地址的对应关系如下：2.确定显示字符的内容：液晶要显示某个字符时，实质上就是显示该字符的字模, ，即向DDRAM里写数，数据与字模对照表如下：3.将数据写入LCD：执行以下步骤：清屏指令->功能设置指令->进入模式设置指令->显示开关控制指令->设定DDRAM地址指令->数据写入DDRAM指令，相关指令如下：液晶读数据时序：把数据写入液晶时序：由上图可知要保证液晶能正常显示，在E的下降沿时，数据要有效。
（2）频率测量原理利用分频模块获得一个1HZ的clk脉冲，同时设定一个计数脉冲，clk 脉冲作为时基，同时设定一个计数脉冲，每当clk脉冲跳变时，将计数寄存器中的数据送至显示寄存器，同时清零计数寄存器，并显示寄存器中的内容送至LCD显示模块，即可完成频率测量功能模块例化思路分频模块产生多种频率的信号供不同模块使用顶层文件脉冲计数count门控信号二-十进制转换模块LCD1602模块显示频率（最小单位1Hz）和占空比（最小单位0.1%）Clk_In,sysclkClk_GateClk_500Cnt7~Cnt0countClk_500。
基于FPGA和单片机的高精度数字频率计的设计与实现
基于FPGA和单片机的高精度数字频率计的设计与实现一、引言数字频率计是一种用来测量信号频率的仪器，通常用于检测和控制电子电路、通讯系统、工业自动化装置等领域。
在实际应用中，频率计对于频率的测量精度要求很高，同时还需要具备快速响应、稳定性好和抗干扰能力强等特点。
本文将介绍一种基于FPGA和单片机的高精度数字频率计的设计与实现。
二、设计原理1. 信号输入高精度数字频率计的设计首先需要对信号进行采集和处理。
通常采集的信号是来自于传感器、射频发射机、计时器等设备输出的波形信号。
这些信号可能是方波、正弦波等各种周期信号，需要进行适当的信号调理才能进行后续的数字处理。
2. FPGA实时处理FPGA（Field Programmable Gate Array，现场可编程门阵列）是一种集成了大量可编程逻辑和存储器的可重构数字电路芯片。
它的设计灵活、速度快、功耗低等特点，非常适合于数字信号处理任务。
在本设计中，FPGA用于对输入信号进行数字化、滤波、计数等处理，以提高频率计的测量精度和稳定性。
3. 单片机控制和显示单片机通常用于系统的控制和显示。
它可以对FPGA进行配置和控制，同时还可以将测量结果显示在液晶屏或者其他显示设备上，方便用户进行实时监测和操作。
三、设计流程1. 信号采集和调理首先需要对采集的信号进行滤波和数字化处理，使其能够被FPGA所识别。
这一步通常需要采用运算放大器进行信号放大、滤波等处理，使得信号的波形清晰、稳定，以便后续的数字处理。
2. FPGA处理在FPGA中，需要设计一个数字频率计的计数器，用于对输入信号的周期进行计数，从而得到它的频率。
还需要设计一个时钟模块，用于控制计数器的计数频率和精度。
五、性能测试1. 测试平台搭建搭建一个测试平台，将设计的高精度数字频率计与标准信号源相连，以验证其测量精度和稳定性。
需要设计合适的测试程序，对频率计进行全面的性能测试。
2. 测试结果分析通过对测试结果进行分析，得到设计的数字频率计的测量精度、抗干扰能力、快速响应性等性能参数。
基于fpga的数字频率计设计
基于FPGA的数字频率计设计随着科学技术的不断进步，数字电子技术在各个领域都得到了广泛的应用。
其中，FPGA（现场可编程门阵列）作为一种灵活、可编程、可重构的数字电路设备，具有较高的性能和灵活性，被广泛应用于数字信号处理、通信、图像处理等各个领域。
本篇文章将介绍基于FPGA的数字频率计设计。
一、概述数字频率计是一种用于测量信号频率的设备，可以方便快速地获取信号的频率信息。
传统的数字频率计通常采用微处理器或专用集成电路来实现，但是这些方案在某些应用场景下存在着局限性。
使用FPGA来设计数字频率计，既可以充分利用FPGA的灵活性和并行性，又可以实现高性能和低功耗的设计。
二、基于FPGA的数字频率计设计原理基于FPGA的数字频率计主要通过计数器和时钟信号来实现。
其设计原理可以分为以下几个步骤：1. 时钟信号同步：通过FPGA内部的PLL（锁相环）模块，可以实现时钟信号的同步和稳定。
2. 信号输入：将待测信号输入FPGA，可以通过外部接口或模拟输入模块实现。
3. 计数器设计：利用FPGA内部的计数器模块，对输入信号进行计数，从而获取信号的频率信息。
4. 频率计算：根据计数器的计数值和时钟信号的周期，可以计算出输入信号的频率信息。
三、基于FPGA的数字频率计设计实现基于上述原理，可以利用FPGA内部的逻辑资源，设计出一个高性能的数字频率计。
具体实现步骤如下：1. 确定输入信号的接口：选择适合的输入接口，可以是数字信号接口、模拟信号接口或者通用IO口。
2. 设计计数器模块：根据待测信号的频率范围和精度要求，设计合适的计数器模块，可以结合FPGA的时钟管理模块实现高精度计数。
3. 编写频率计算算法：根据计数器得到的计数值和时钟信号的周期，设计频率计算算法，可以采用移位运算、累加运算等实现高效的频率计算。
4. 实现显示与输出：设计合适的显示模块和输出接口，将测得的频率信息在显示屏或者外部设备上进行输出。
四、基于FPGA的数字频率计设计应用基于FPGA的数字频率计设计可以广泛应用于各种领域，如通信、测控、仪器仪表等。
基于fpga的数字频率计的设计
基于fpga的数字频率计的设计下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
文档下载后可定制修改，请根据实际需要进行调整和使用，谢谢！本店铺为大家提供各种类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，想了解不同资料格式和写法，敬请关注！Download tips: This document is carefully compiled by this editor. I hope that after you download it, it can help you solve practical problems. The document can be customized and modified after downloading, please adjust and use it according to actual needs, thank you! In addition, this shop provides you with various types of practical materials, such as educational essays, diary appreciation, sentence excerpts, ancient poems, classic articles, topic composition, work summary, word parsing, copy excerpts, other materials and so on, want to know different data formats and writing methods, please pay attention!基于FPGA的数字频率计的设计摘要本文介绍了一种基于FPGA的数字频率计的设计方法。
基于FPGA的数字频率计的设计
基于FPGA的数字频率计的设计摘要：数字频率计（FREQ）是一种用于计算信号频率的设备。
本文提出了一种基于FPGA的数字频率计的设计方案，使用Verilog HDL实现了数字频率计，可以实现输入信号频率的测量和显示。
该数字频率计的设计具有快速响应、低延迟、高精度的特点，并且适用于各种频率范围的输入信号。
关键词：数字频率计；FPGA；Verilog HDL；测量；显示；精度1. 简介数字频率计是一种用于测量信号频率的设备，广泛应用于电子、通信、计算机等领域。
传统的频率计一般采用模拟电路实现，但其精度和速度有限，且易受到噪声和温度等因素的影响，难以应用于高精度和高速测量。
随着FPGA技术的不断发展，基于FPGA的数字频率计逐渐成为一种新的解决方案。
2. 设计方案本文提出了一种基于FPGA的数字频率计的设计方案，使用Verilog HDL实现了数字频率计，可以实现输入信号频率的测量和显示。
数字频率计的核心是计数器，通过计数器来测量输入信号的周期，并计算出信号的频率。
本设计方案采用了高速计数器的设计思路，具体步骤如下：(1) 输入信号经过芯片引脚电路，进入FPGA芯片。
(2) FPGA内置的输入输出模块将输入信号进行采样和滤波处理，得到纯净的数字信号。
(3) 数字信号经过计数器进行计数，计数值存储在计数器的寄存器中。
(4) 计数值经过时钟分频和计算，得到输入信号的周期和频率。
(5) 输入信号的频率通过显示模块在数码管或LCD显示屏上显示，同时可以通过按键或旋转编码器进行设置和控制。
3. 实验结果本设计方案采用ALTERA CYCLONE III系列FPGA芯片，频率范围从1Hz到50MHz，精度为0.01Hz。
实验结果表明，数字频率计响应速度快，延迟较低（约为100ns），精度高（误差小于0.1%），同时可以适应各种信号频率范围的测量。
4. 总结本文提出了一种基于FPGA的数字频率计的设计方案，采用了高速计数器的设计思路，具有快速响应、低延迟、高精度的特点，并且适用于各种频率范围的输入信号。
基于FPGA的数字频率计设计
图1测频原理方框图图2工作时间波形频率计的系统主要由被测信号、计数器电路、锁存器电路时钟输入和分频电路组成整体设计思路本设计以频率为20MHz的晶振作为主时钟,在设计中5Hz的闸门信号,25Hz的按键消抖延时信号以及的数码管动态显示扫描信号;这三种信号由分频器产生的数值;decimal是小数点输出位图3计数器方框图由外部按键控制,当为高电平时计数器开始对被复位信号reset同样由外部按键控制闸门信号cp3由经硬件描述语言编写的分频器对外部晶振进行分频产生,cp3是周期为0.2s的方波信号当检测到外部有被测信号input输入时启动计数功能的高电平时段内即0.1s对被测信号计数。
play0~play3,将单位时间内检测到的被测信号频率进行记待传入显示模块。
除了以上信号外,计数模块还包含两个溢出low,当被测信号的频率小频率计显示全“0”或全“F”。
该部分电路用于对计数器的数据进行锁存,保证计数模块的数值能正确的输出进行显示。
本模块内部包含一个进程语句图4锁存器方块图。
分频器方块图如图5所示。
图5分频器方框图显示电路的设计该模块是描述动态扫描数码管显示代码。
其中p0,p1,p2,p3是从锁存器传输过来的为送入到数码管的输出字形码信号overflow为两个溢出状态标志信号的上升沿触发进程语句,进程语句中先判断位选信号该显示哪一位对位选信号赋值sel<=“0001”,输出到数码管的字形端进行显示,以此类推显示一位数据,四位数据循环显示使数码管稳定显示数据顶层文件的设计顶层文件的设计可以先用原理图输入法,对各个模块进行正确连图6顶层原理图管的硬件引脚配置如图7所示。
图78位数码管I/O连接图数码管的字形码分别对应管脚:a:173;b:169;c:168;d:167;e: 166;f:165;g:164;h:163四位数码管的位选端分别对应管脚:个位162;十位:161;百位:160;千位:159。
【参考文献】[1]谭会生.EDA技术及应用实践[M].2版.湖南大学出版社,2010.[2]潘松,黄继业.EDA技术实用教程[M]..3版.科学出版社,2006.[3]潘松,黄继业.EDA技术实用教程———VHDL[M].4版.科学出版社,2010.[责任编辑:邓丽丽(上接第175页)中,首先就是想方设法通过教学和实践努力提升学生的就业实力,改进学生的就业观念,并切实从学生的就业需求出发,千方百计努力到就业市场中为其寻求足够多和足够好的就业机会。
基于FPGA的数字频率计设计
.E D A课程设计题目基于FPGA的数字频率计设计系别计电系专业应用电子技术班级：06应电组员一：X俊组员二：杨利鲜组员三：董明超指导老师8位十进制显示数字频率计(带周期测量)功能要求：1、能测量1—99999999Hz的方波信号频率，(能测量10uS—1000mS的周期)[1MHZ/1us--1HZ/1000ms]，并以十进制的方式显示。
2、具有工作方式转换控制键、开始键、停止键等控制键。
3、数值显示用LED数码管动态显示。
1、频率计的工作原理本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(T10)、32位锁存器(REG32B)、除法器模块(division). 因为是8位十进制数字频率计，所以计数器T10需用8个，7段显示LED7也需用8个.频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号输出端T_EN、一个与T_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_T。
如CLKK的输入频率为1HZ，则输出信号端T_EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。
由它对频率计的每一个计数器的使能端进行同步控制。
当T_EN高电平时允许计数，低电平时停止计数，并保持所计的数。
在停止计数期间，锁存信号Load的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B，由7段数码管稳定显示。
设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。
锁存信号之后，清零信号RST_T对计数器进行清零。
为下1秒钟的计数操作作准备。
测频控制信号发生器的工作时序如图1示。
图1 测频控制信号发生器的工作时序图图2 电路设计原理框图2、用VHDL语言设计频率计频率计所需四种器件的VHDL文件(频率计的底层文件)及波形仿真结果2.1 测频控制信号发生器FTCTRLLIBRARY IEEE; --测频控制电路USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL ISPORT (CLKK : IN STD_LOGIC; -- 1HzT_EN : OUT STD_LOGIC; -- 计数器时钟使能RST_T : OUT STD_LOGIC; -- 计数器清零Load : OUT STD_LOGIC ); -- 输出锁存信号END FTCTRL;ARCHITECTURE behav OF FTCTRL ISSIGNAL Div2CLK : STD_LOGIC;BEGINPROCESS( CLKK )BEGINIF CLKK'EVENT AND CLKK = '1' THEN -- 1Hz时钟2分频Div2CLK <= NOT Div2CLK;END IF;END PROCESS;PROCESS (CLKK, Div2CLK)BEGINIF CLKK='0' AND Div2CLK='0' THEN RST_T<='1';-- 产生计数器清零信号ELSE RST_T <= '0'; END IF;END PROCESS;Load <= NOT Div2CLK; T_EN <= Div2CLK;END behav;图3测频控制信号发生器的波形仿真图2.2带时钟使能十进制计数器T10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY T10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT : OUT STD_LOGIC );END T10;ARCHITECTURE behav OF T10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF EN = '1' THEN --检测是否允许计数IF CQI < "1001" THEN CQI := CQI + 1; --允许计数ELSE CQI := (OTHERS =>'0');--大于9，计数值清零END IF;END IF;END IF;IF CQI = "1001" THEN COUT <= '1'; --计数大于9，输出进位信号ELSE COUT <= '0';END IF;CQ <= CQI; --将计数值向端口输出END PROCESS;END behav;图4带时钟使能十进制计数器的波形仿真图2.3. 除法器模块(division)library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_UNSIGNED.all;use IEEE.STD_LOGIC_ARITH.all;entity division isport(en:in STD_LOGIC;fx: in STD_LOGIC_VECTOR(31 downto 0);shang: out STD_LOGIC_VECTOR(31 downto 0));end division;architecture behav of division isbeginprocess(en,fx)beginif en = '1' thenshang<=CONV_STD_LOGIC_VECTOR(1000000/((conv_integer(fx(31 downto 28)))*10000000+(conv_integer(fx(27 downto 24)))*1000000+(conv_integer(fx(23 downto 20)))*100000+(conv_integer(fx(19 downto 16)))*10000+(conv_integer(fx(15 downto 12)))*1000+(conv_integer(fx(11 downto 8)))*100+ (conv_integer(fx(7 downto4)))*10+(conv_integer(fx(3 downto 0)))),32);else shang<=fx;end if;end process;end behav;图5除法器的波形仿真图2．4 32位锁存器REG32BLIBRARY IEEE; --32位锁存器USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT ( LK : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LK, DIN)BEGINIF LK'EVENT AND LK = '1' THEN DOUT <= DIN;END IF;END PROCESS;END behav;图6锁存器REG32B的波形仿真图3. 顶层原理图的设计输入在以上四个器件正确设计的基础上，再按设计原理图的要求将这四种器件连接起来，形成顶层文件，件编成电路图的形式，并在此基础上建立为一个新的工程，进行综合仿真.模块连接图如图2 电路设计原理框图所示。
基于FPGA的等精度频率计的设计
基于FPGA的等精度频率计的设计一、引言频率计是一种广泛应用于电子领域的仪器设备，用于测量信号的频率。
常见的频率计有软件频率计和硬件频率计两种。
软件频率计主要基于计算机软件，通过采集到的信号数据来计算频率。
硬件频率计则是基于专用的硬件电路，直接对信号进行采样和处理，具有实时性强、准确度高的优点。
本文将基于FPGA设计一种等精度频率计，旨在实现高精度、高稳定性的频率测量。
二、设计原理本设计采用基于FPGA的硬件频率计方案，其主要原理是通过对输入信号的时间计数，并结合固定参考值，计算出信号的频率。
具体流程如下：1.信号输入：将待测量的信号输入至FPGA芯片，输入信号的幅度应符合输入电平范围。
2.信号计数：利用FPGA芯片内部的计数器，对输入信号进行计数，并记录计数器的数值。
计数器的值与输入信号的频率成反比，即计数器值越大，信号频率越低。
3.定时器触发：通过定时器产生一个固定的参考信号，用于触发计数器的复位操作。
定时器的频率应足够高，以保证计数器能够实时精确计数。
4.数据处理：计数器值与定时器触发的时间周期共同决定了输入信号的频率。
通过计算参考值与计数器值的比例，可以得到准确的频率值。
5.结果输出：将计算得到的频率值输出至显示屏或其他外部设备，以便用户进行查看。
三、设计方案1.FPGA选型：选择一款适合频率计设计的FPGA芯片，要求其具有较高的计数能力、较大的存储空间和丰富的外设接口。
2.输入电路设计：设计一个合适的输入电路，将待测信号进行电平调整和滤波处理，以确保输入信号的稳定性和合适的幅度范围。
3.计数器设计：利用FPGA内部的计数器模块，进行计数操作。
根据需要选择适当的计数器位宽，以满足待测频率范围的要求。
4.定时器设计：通过FPGA内部的时钟源和计时器模块，设计一个精确的定时器，用于触发计数器的复位操作。
定时器的频率要足够高，以保证计数的准确性。
5.数据处理设计：利用FPGA内部的算数逻辑单元(ALU)对计数器值进行处理，计算得到准确的频率值。
基于FPGA数字频率计的设计
摘要近年来，随着科学技术的迅猛发展，人们生活水平以及物质水平的逐步提高，对电子产品的要求也越来越高，各行各业的竞争也逐渐激烈。
其中FPGA技术也取得了很大的成就！FPGA是现场可编程门阵列的简称，FPGA 的应用领域最初为通信领域，但目前，随着信息产业和微电子技术的发展，可编程逻辑嵌入式系统设计技术已经成为信息产业最热门的技术之一，应用范围遍及航空航天、医疗、通讯、网络通讯、安防、广播、汽车电子、工业、消费类市场、测量测试等多个热门领域。
并随着工艺的进步和技术的发展，向更多、更广泛的应用领域扩展。
越来越多的设计也开始以ASIC转向FPGA，FPGA正以各种电子产品的形式进入了我们日常生活的各个角落。
在学习一门技术之前我们往往从它的编程语言开始，如同学习单片机一样，我们从C语言开始入门，当掌握了C语言之后，开发单片机应用程序也就不是什么难事了。
学习FPGA也是如此，FPGA的编程语言有两种：VHDL 和Verilog。
作为在校大学生，我们现在学习了VHDL语言，通过两年的学习，我们掌握了VHDL各方面的技术要点，已能熟练运用到编程中去，其运用起来也很方便，能灵活实现各种电路功能。
此外还锻炼了我们良好的逻辑思维，因此在做FPGA数字频率的设计必须对VHDL语言有良好的掌握。
本文针对FPGA数字频率计的功能要求，从硬、软件两个方面对其阐述，重点对其软、硬件进行开发设计。
关键词：集成电路编辑语言特定功能目录摘要 (I)目录............................................................................................................................ I I 第一章绪论.. (4)1.1研究课题的背景 (4)1.2相关开发技术 (4)第二章对FPGA数字频率计的制作规划 (8)2.1问题引入 (8)2.2设计目的 (8)2.3设计要求 (8)2.4所需仪器仪表 (8)2.5设计内容、方法与步骤 (8)第三章 FPGA数字频率计的设计分析 (11)2.1设计要求 (11)2.2模块及模块的功能 (11)第四章 FPGA多周期同步测频原理 (18)4.1多周期同步测频法原理 (18)4.2设计实现 (19)4.3FPGA程序设计 (20)4.1DSP程序设计 (21)第五章基于FPGA的同步测周期高精度数字频率计的设计 (22)5.1同步测周期频率计的原理 (22)5.2数字频率计的VHDL实现 (22)5.3频率计的仿真验证 (23)第六章总结 (24)致谢 (25)参考文献 (26)第一章绪论1.1 研究课题的背景在许多领域中广泛应用的嵌入式计算系统(简称为嵌入式系统)，是在更大的电子器件中嵌入的重复完成特定功能的计算系统，它经常不被器件的使用者所识别，但在各种常用的电子器件中能够找到这些嵌入式系统。
基于FPGA的简易数字频率计
基于FPGA的简易数字频率计第一篇：基于FPGA的简易数字频率计EDA 简易数字频计设计性实验 2008112020327 ** 电子信息科学与技术物电电工电子中心2009年5月绘制2008．6．10 湖北师范学院电工电子实验教学省级示范中心电子版实验报告简易数字频率计设计一．任务解析通过对选择题的分析，认为该简易数字频率计应该能达到以下要求：1．准确测出所给的方波信号的频率（1HZ以上的信号）。
2．在显示环节上，应能实现高位清零功能。
3．另外还有一个总的清零按键。
二．方案论证本实验中所做的频率计的原理图如上图所示。
即在一个1HZ时钟信号的控制下，在每个时钟的上升沿将计数器的数据送到缓冲器中保存起来，再送数码管中显示出来。
第2页，共11页湖北师范学院电工电子实验教学省级示范中心电子版实验报告在本实验中，用到过几中不同的方案，主要是在1HZ时钟信号的选择和计数器清零环节上：1．在实验设计过程中，考滤到两种1HZ时钟信号其波形如下图所对于上术的两种波形，可以调整各项参数来产生两种1HZ时钟信号。
最后通过实验的验证发现第二种波形对于控制缓冲器获得数据和控制计数器清零更易实现。
并且，用第二种波形做为时钟信号，可以在很短的高电平时间内对计数器清零，在低电平时间内让计数器计数，从面提高测量的精度。
而用第一种波形则不易实现这个过程。
2．在计数器的清零过程中，也有两个方案，分别是能通过缓冲器反回一个清零信号，另一个是在时钟的控制下进行清零。
最终通过实验发现，用时钟进行清零更易实现。
因为如果用缓冲器反回一个清零信号，有一个清零信号归位问题，即当缓冲器反回一个低电平清零信号时，计数器实现清零，但不好控制让缓器冲的清零信号又回到高电平，否则计数器就一直处于清零状态面不能正常计数了。
三．实验步骤通过上分析后，实验分为以下几步：1．1HZ时钟信号的产生（产生该信号的模块如下）：module ones(clk,clkout);input clk;output clkout;parameter parameter N=24000000;n=24;第3页，共11页湖北师范学院电工电子实验教学省级示范中心电子版实验报告reg [n:0]cnt;reg clkout;always @(posedge clk)begin if(cnt==N)else end endmodule begin cnt=0;clkout=1;clkout=0;endend begin cnt=cnt+1;最终产生的信号的波形：2．计数模块。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
攀枝花学院本科毕业设计（论文）基于FPGA的数字频率计设计学生姓名：学生学号：************院（系）：电气信息工程学院年级专业：2006级测控技术与仪器指导教师：二〇一〇年六月摘要在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得十分重要。
数字频率计是数字电路中的典型应用，是电子测量与仪表技术最基础的电子仪器之一，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。
与传统的频率计相比，数字频率计具有精度高、测量范围大、可靠性好等优点。
是频率测量的重要手段之一。
该论文研究基于FPGA的数字频率计的设计，在QuartusII环境中，运用VHDL语言完成数字频率计的设计，并对设计进行综合、编译、仿真。
通过仿真分析，证明该频率计测量结果的正确性。
本文的主要内容概括如下：①介绍了数字频率计的基本内容和重要性，并对数字频率计的国内外研究现状进行了总结；并概括了本次设计的主要任务和内容。
②介绍了数字频率计设计开发环境，并对FPGA、QuartusII、VHDL进行了详细介绍对开发流程详细说明。
③根据实际需要对数字频率计设计方法、方案进行了可行性比较，并对其实现的功能进行了具体要求，对设计模块进行了划分，并定义了每个模块所实现的功能。
④用VHDL语言编程，具体实现频率计各个模块的功能, 对数字频率计仿真并验证其功能。
关键词：FPGA，QuartusII ，VHDL，频率计ABSTRACTIn electronics,frequency is one of the most basic parameters.And it have a close relationship with many measurement program of electrical parameters and measurement results, so the measurement of frequency is very important.Digital frequency meter is a typical applications in digital circuit,and one of the most basic electronic devices in electronic measurement and instrumentation technology. Digital frequency meter is an indispensable measuring instruments for scientific research and production as computers, communications equipment, audio, video. Compared with the conventional frequency counter,digital frequency meter have a high accuracy, measurement range and a good reliability. It is one of important measure for frequency measurement:The thesis research in design of digital frequency meter,FPGA-based. VHDL language is used to complete the design of digital frequency meter in QuartusII,and completed thesis with composited, compiled, simulated. Through simulation and analysis, The results show that the accuracy of measure for the frequency. The main contents of this thesis are summarized as follows:Firstly,it introduced the importance and basic content of digital frequency meter, and current research is summarized .the main tasks and content of this design are summarized.Secondly,design and development environment of digital frequency meter are introduced. FPGA, QuartusII and VHDL are described in detail.Thirdly,according to the actual needs of the digital frequency meter, design method and design program are compared to achieve the functions of their specific requirements, and defines the functions of each module to achieve the function.Lastly,the functions of each module achieved with VHDL language programming, simulation and verify functionality of the digital frequency meterKey words FPGA，QuartusII ，VHDL，digital frequency mete1 绪论数字频率计(DFM)是电子测量与仪表技术最基础的电子仪表类别之一,是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，而且它是数字电压表(DVM)必不可少的部件，因此，数字频率计的发展对整个电子产品的发展起着举足轻重的作用。
本文采用测频法的思想，利用FPGA设计数字频率计，为提高检测可靠性和效率奠定了坚实的基础。
1.1 数字频率计概述数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量正弦信号、方波信号、尖脉冲信号及其他各种单位时间内变化的物理量。
当今数字频率计不仅是作为电压表、计算机、天线电广播通讯设备、工艺过程自动化装置。
集成数字频率计由于所用元件少、投资少、体积小、功耗低、且可靠性高、功能强、易于设计和研发,使得它具有技术上的实用性和应用的广泛性。
不论从彩色电视机、电冰箱，DVD，还是现在家庭常用到的数字电压表、数字万用表等都包含有频率计。
在智能化、数字化科技发展的今天，数字频率计已成为频率计发展的方向，与传统的频率计相比，数字频率计具有测量速度快、精度高、量程大、设计简单、读数方便等优点。
因此，数字频率计的发展对整个电子产品的发展起着举足轻重的作用[1]。
近年来，我国在数字频率计研究领域发展迅速。
目前，数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，直到生成器件。
1.2 数字频率计的国内外研究现状由于社会发展和科技发展的需要，信息传输和处理的要求的提高，对频率的测量精度也提出了更高的要求，需要更高准确度的时频基准和更精密的测量技术。
而频率测量所能达到的精度，主要取决于作为标准频率源的精度以及所使用的测量设备和测量方法。
目前，国内外使用的测频的方法有很多，有直接测频法、内插法、游标法、时间-电压变化法、多周期同步法、频率倍增法、频差倍增法以及相位比较法等等。
直接测频的方法较简单，但精度不高。
内插法和游标法都是采用模拟的方法，虽然精度提高了，但是电路设计却很复杂；时间-电压变化法是利用电容充放电时间进行测量，由于经过A/D转换，速度较慢，且抗干扰能力较弱。
多周期同步法是精度较高的一种。
为了进一步的提高精度，通常采用模拟内插法或游标法与多周期同步法结合使用，虽然精度有了进一步的提高，但始终未解决1±个字的计数误差，而且这些方法设备复杂，不利于推广。
频率误差倍增法可以减小计数器的1±个字的误差，提高测量精度。
但用这种方法来提高测量精度是有限的，因为如要得到13f倍210⨯的测量精度，就要把被测频率x频到11mf=⨯=，这无论是对倍频技术，还是对目前的计数器1/210Hz5000MHzx都是很难实现的。
频差倍增-多周期法是一种频差倍增法和差拍法相结合的测量方法。
这种方法是将被测信号和参考信号经频差倍增使被测信号的相位起伏扩大，在通过混频器获得差拍信号，用电子计数器在低频下进行多周期测量，能在较少的倍增次数和同样的取样时间情况下，得到比测频法更高的系统分辨率和测量精度。
但是仍然存在着时标不稳而引入的误差和一定的触发误差。
以上只是对现存的几种主要的测频方法的概述，很显然从以上的分析中知道：不同的测频方法在不同的应用条件下是具有一定的优势。
总之，频率(时间)测量技术发展非常快。
在频标方面，一方面是追求新的更高稳定度和准确度的新型频标，据报道，实验室中做出频率准确度优于1310-的频标。
一方面是提供便于工业、科研应用的商品化频标，如小铯钟、铷频标、新型高稳定度晶体振荡器等这些工作多在计量研究与工业部门进行。
大量的工作在改进、创造新的测频原理、方法和仪器，以便以更高的精度、速度，自动进行测量和数据处理，并向多功能、小型化、高性价比方向发展。
在提高测频精度方面，值得特别提出的有全同步取样技术和可校准通用电子计数器技术，它们使测频精度提高到一个新的水平[2]。
我国的频率计不是落后发达国家太多，我国在这个领域的发展是极其迅速的，现在的技术实际已是多年来见证。
我国现阶段电子产品的市场特点,电子数字化发展很快。
在我国和发达国家的发展情况是趋于一致的，数字频率计已经应用于高科技等产品上面，可以不无夸张的说没有不包含有频率计的电子产品。
我国的CD、VCD、DVD和数字音响广播等新技术已大量进入市场;而在今天这些行业中都必须用到频率计。
到今天频率计已开始并正在向智能、精细方向的发展。
国外的发展比我国要早，所以在这些行业中还领先于我们，我国还是缺少开发和研发的资金投入，很多的电子企业都不太乐意去花大量的时间、资金和精力去研究和开发，这也就使得我国在这方面的人力和资金都不充足，也就无法于发达国家相比，不能够形成一个量产的效果。