第二章 组合逻辑电路-6

合集下载
  1. 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
  2. 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
  3. 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。
输入信号变化前后,输出的稳态值不同,并在边沿处出现了毛刺,称
为动态险象
1
11
00 静态0险象
2020/4/16
0
由1变0 由0变1
静态1险象
动态险象
作者:清华大学电子工程系
第121页
A
A
1D
E &
F &
B
C
&G
1 L
D E F G
L
动态险象举例
B=1,C=1
从引起险象的具体原因上,险象分为函数险象(亦称功能险象)和逻 辑险象。函数险象是逻辑函数本身所固有的;当多个输入变量发生变
组合逻辑电路的竞争和冒险 竞争和冒险(险象)
t pd
t pHL
t pLH 2
A
A1
L
L (a)非门
tpHL
tpLH
(b)波形图
50% 50%
图2.38传输延时
2020/4/16
作者:清华大学电子工程系
第119页
A
1
B B=0
A
1
1 L A B+A
L A+A 0 2
图2.39两级或非门电路
有险象的电路
无险象的电路
2020/4/16
作者:清华大学电子工程系
第123页
卡诺图法
BC 00 01 11 10 A 00110
10011
D=AB+A C
有相接的卡诺图
BC 00 01 11 10 A 00110
10011
D=AB+A C+BC
加搭接块的卡诺图
利用取样脉冲克服险象
取样脉冲
A
&
B
1
&
化时,常常会发生逻辑险象。
A
A B
&
LB
L
tpd
2020/4/16
函数险象举例
作者:清华大学电子工程系
第122页
险象的消除
代数法:图2.39中有静态0险象 L=A A
下例有静态1险象
A
&
B
1
A DB
&
& 1
D
&
&
C
C
D=AB+A C
&
D=AB+A C+BC
&
B=C=1
D=A+A
B=C=1 D=A+A+1 1
A
tpd
A
L t1 t2
t2+tpd
t3 t4 t2+2tpd
图2.40波形图(B=0)
当一个门的输入有两个或两个以上变量发生改变时,由于这些变量
(信号)是经过不同路径产生的,使得它们状态改变的时刻有先有
后,这种时差引起的现象称为竞争。
2020/4/16
作者:清华大学电子工程系
第120页
竞争的结果若导致冒险(险象)发生(如上例中的毛刺),并造成 错误的后果,则称这种竞争为临界竞争;竞争的结果不导致冒险发
生(如上例中的t1,t3时刻,没有毛刺),或虽有冒险发生,但不影
响系统的工作,则称这种竞争为非临界竞争。
险象的类型
从险象的波形上,可分为静态和动态险象
输入信号变化前后,输出的稳态值是一样的,但在输入信号变化时,
输出产生了毛刺,这种险象称为静态险象。若输出的稳态值为0,出现 了正的尖脉冲毛刺,则称为静态0险象;若输出稳态值为1,出现了负 的尖脉冲毛刺,则称为静态1险象。
C
D
&
&源自文库
A B LC D
取样脉冲
L
2020/4/16
作者:清华大学电子工程系
1 1
第124页
相关文档
最新文档