同步时序逻辑电路分析与设计
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤
设计同步时序逻辑电路的一般步骤如下：
1. 确定问题需求：明确电路的功能和性能要求，了解电路所需的输入和输出信号。
2. 分析问题需求：分析输入信号的特性和逻辑关系，了解所需实现的逻辑功能。
3. 确定电路的逻辑结构：根据问题需求，确定所需逻辑模块（如触发器、计数器、状态机等）的类型和数量，并确定它们之间的连接关系。
4. 设计逻辑电路图：根据确定的逻辑结构和所需逻辑功能，绘制逻辑电路图，包括逻辑模块的输入输出端口和信号线的连接方式。
5. 进行逻辑时序设计：根据问题需求，确定逻辑元件的时序性质，如时钟频率、延迟要求等，以及逻辑元件的输入输出关系。
6. 进行逻辑优化：分析设计电路的性能指标和优化需求，可尝试对电路进行逻辑简化、速度优化或面积优化等。
7. 进行电路模拟验证：使用电路模拟器对设计的电路进行验证，确保电路的功能和性能满足设计要求。
8. 进行电路布局布线：将设计的逻辑电路转化为物理电路，在
布局设计中，要考虑电路布局的最小化、布线的最短路径和最小功耗等因素。
9. 进行静态时序分析：进行静态时序分析，检查电路中的时序相关问题，如时钟走时、数据到达时间等，以确保电路的正确性和稳定性。
10. 进行时序验证和测试：对设计的电路进行时序验证和测试，以确保电路的功能和性能满足设计要求。
11. 进行电路仿真和验证：通过仿真和验证，确认电路的正确
性和性能，以便进一步进行优化和改进。
12. 进行后续维护和优化：根据实际应用情况，进行电路的后
续维护和优化，以适应新的功能需求或改进电路的性能。
《电子技术基础》第6章时序逻辑电路的分析与设计-1
6.1 时序逻辑电路的基本概念
1. 时序电路的一般化模型
I1 Ii
O1
Oj
Sm 特点： Ek 1）时序逻辑电路由组合电路（逻辑门）和存储电路( 一般由触 发器构成) 组成。 2）电路的输出由输入信号和原来的输出状态共同决定.
4/9/2019 12:58:22 PM
… … S1 …
… E1 … …
组合电路
1/0 1/0 1/0
01 01 0/0 10 10
00
11
10
01
0/1 11 11
1/1
0/0
电路进行减1计数 。 电路功能：可逆4进制计数器 Y可理解为进位或借位端。
4/9/2019 12:58:22 PM
D2 Q
n 1
(3) 根据状态方程组和输出方程列出状态表
Sn→Sn+1
S = Q2Q1Q0
Q
n 1 0
Q Q
n 1
n 0
Q
n 1 1
Q
n 0
n 1 Q2 Q1n
状态表
n 1 n n 1 n 1 n Q Q Q Q Q Q 0 1 0 1 2
n 2
(4) 画出状态图 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0
存储电路
时序电 路输入 信号
I1
Ii
O1 Oj
组合电路
时序电 路输出 信号
存储电路激 励信号(触发 器的输入)
… …
… …
存储电路输 出信号 (电路状态S) 各触发器的状态Q
S1 Sm …
E1
… Ek
存储电路
各信号之间的逻辑关系方程组为：
O = F1（I，Sn） E = F2
同步时序逻辑电路设计的一般步骤
同步时序逻辑电路设计的一般步骤1.确定需求：首先，需要明确电路的功能和性能需求。
这包括输入和输出的规格，时钟频率，输入和输出的时序关系以及其他约束条件。
2.确定设计规范：根据需求，制定电路设计的一般规范，包括数据通路、控制器、状态机等的规范。
这些规范有助于设计过程的准确性和一致性。
3.划分功能模块：将整个电路设计划分为不同的功能模块，每个模块负责实现一个具体的功能。
根据设计规范，确定各个模块的边界和功能。
4.设计每个功能模块：对于每个功能模块，进行详细的设计。
这包括选择适当的逻辑元件，如逻辑门、触发器等，进行逻辑电路设计。
根据需要，可能需要使用编码器、解码器、计数器等组件。
5.进行时序分析：对于整个电路，进行时序分析以确保时序正确性。
这包括设计验证、时序约束分析、时钟域划分和检查等步骤。
时序分析可通过模拟、仿真或形式化验证实现。
6.进行综合与布局布线：将设计转化为物理实现。
这包括综合工具的使用，将设计转换为标准单元表述。
然后进行布局布线，将标准单元放置在芯片上，并通过金属线端口互连。
这个过程需要综合工具和布局布线工具的支持。
7.进行时序优化：根据实际硬件资源和时序约束，对设计进行优化。
目标是满足时序要求并最小化资源使用。
优化方法包括逻辑重写、时钟树优化、功耗优化等。
8.进行后仿真和验证：对设计进行后仿真和验证，以确保设计的正确性和功能性。
这可以通过模拟或仿真来完成。
如果发现问题或错误，需要进行相应的调整和修改。
9.实现和测试：将优化后的设计转化为实际的电路板或芯片。
然后进行测试和验证以确保设计的正确性、可靠性和性能。
10.文档编写和更新：为了方便后续的维护和理解，对设计过程进行文档编写。
这包括设计规范、电路原理图、时序约束、布局布线规则等的文档。
同时，需要根据实际使用情况对设计进行更新和维护。
总之，同步时序逻辑电路设计是一个系统性的过程，涉及到多个步骤和环节。
这些步骤的顺序和重要性可能会因实际情况而有所不同，但总体原则是确保设计的正确性、功能性和可靠性。
时序逻辑电路的分析和设计
莫尔型同步时序 电路。 2. 写出各触发器 的驱动方程。
n J 0 K 0 Q2
1J ＞C ＞C1
1 1K
1J
Q1 &
≥1 1J
FF2
Q2
1J ＞C ＞C1
1 1K
1J ＞C1 ＞C
1 1K Q2
输 入 信 号
1K
1K
Y0 A1 74139Y1 A0 Y2 Y3
n n n n n Q0 1 Q2 Q0 Q2 Q0
n n Q1n1 Q0 Q1n Q0 Q1n
n n n n n n Q2 1 (Q1nQ0 Q2 )Q n Q1nQ0 Q2 Q2 2
n n n n n Q2 1 Q1nQ0 Q n Q1nQ0 Q2 Q2 2
Q
n
=1
1
Y=Q2Q1
n 1 1J 1J
n Q2 1
n 1 Q 1K Q2 1 X1K Q1n Q Q2 1X Q1 Q n 2 3.求出电路状态方程。 & n
1 2
＞C ＞C1
＞C ＞C1
输 出 信 号 n
Qn1 JQ n KQn ＞C
1J
Q2
n 1
n n X Q1 Q2
Q Q
1
1 0
n +1 1
3
第六章
1、组合电路：
概
述
时序逻辑电路是数字逻辑电路的重要组成部分。 逻辑电路可分为 两大类：
由若干逻辑门组成，电路不具记忆能力。 电路的输出仅仅与当时的输入有关。
2、时序电路：
延迟元件或触发器
存储电路，因而具有记忆能力。 电路的输出不仅与当时的输入有关，而且 还与电路原来的状态有关。
同步时序逻辑电路的分析方法
时序逻辑电路的分析方法时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。
同步时序逻辑电路的分析方法同步时序逻辑电路的主要特点：在同步时序逻辑电路中，山于所有触发器都山同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。
1、基本分析步骤1）写方程式：输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。
驱动方程：各触发器输入端的逻辑表达式。
状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。
2）列状态转换真值表：将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。
如现态的起始值已给定时，则从给定值开始计算。
如没有给定时，则可设定一个现态起始值依次进行计算。
3）逻辑功能的说明：根据状态转换真值表来说明电路的逻辑功能。
4）画状态转换图和时序图：状态转换图：是指电路山现态转换到次态的示意图。
时序图：是在时钟脉冲CP作用下，各触发器状态变化的波形图。
5）检验电路能否自启动关于电路的自启动问题和检验方法，在下例中得到说明。
11222、 分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：山上图所示电路可看出，时钟脉冲CP 加在每个触发器的时钟脉冲输入 端上。
因此，它是一个同步时序逻辑电路，时钟方程可以不写。
①写方程式：输出方程：Y = Qo 31驱动方程：业=Q^Qa"' %= Qo"芒态方豎 _ ，Q 严1= %囲+%& =1Q?+1Q O -=Q^01小詁0? + %酉=Q 7Q 0-㊉Q「Q^i 二爲 Q?+兀 Q? = Qi'Qo'Q?^ 而 Qf②列状态转换真值表：状态转换真值表的作法是：从第一个现态“000”开始，代入状态方程，得次态为“001”，代入输出方程，得输出为"0” O把得出的次态"001"作为下一轮计算的“现态”,继续计算下一轮的次态值和输出值。
第四章同步时序逻辑电路逻辑电路可分为组合逻辑电路和时
组合逻辑电路的模型：
x1
输入
xn
组合 逻辑 电路
F1
输出
Fm
Fi fi (x1,, xn ) i 1,, m
2 触发器
触发器是一种具有两个稳定状态、并且能可靠地设置其状 态的电路单元。触发器通常由逻辑门构成。
同步时序逻辑电路中常常用触发器作为存储元件。
4.2.1 RS触发器
1. 基本RS触发器
4.2.2 D触发器
D触发器除时钟信号输入端外有一个输入端D，具有置0、 置1的功能。D触发器受时钟信号控制，只有当时钟信号 有效时，才能通过输入端D设置其状态；若时钟信号无效， 无论输入端D是什么信号，D触发器保持先前的状态不变。
D触发器的状态方程为：
Q(n1) D
为避免“空翻”现象，实际使用的D触发器采用了维持阻 塞结构，称为维持阻塞D触发器。维持阻塞D触发器在时 钟信号的上升沿采样输入端D并设置状态，具有较高的稳 定性和可靠性。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
在不完全确定状态表中，判断两个状态是否相容的条件是： 在所有的输入条件下，
时序逻辑电路的设计与时序分析方法
时序逻辑电路的设计与时序分析方法时序逻辑电路是数字电路中的一种重要类型，用于处理按时间顺序发生的事件。
它在各种电子设备中被广泛应用，例如计算机、通信设备等。
本文将介绍时序逻辑电路的设计原理和常用的时序分析方法。
一、时序逻辑电路的设计原理时序逻辑电路是根据输入信号的状态和时钟信号的边沿来确定输出信号的状态。
它的设计原理包括以下几个方面：1. 状态转移：时序逻辑电路的状态是通过状态转移实现的。
状态转移可以使用触发器实现，触发器是一种存储元件，能够存储和改变信号的状态。
常见的触发器有D触发器、JK触发器等。
2. 时钟信号：时序逻辑电路中的时钟信号是控制状态转移的重要信号。
时钟信号通常为周期性的方波信号，它的上升沿或下降沿触发状态转移操作。
3. 同步与异步：时序逻辑电路可以是同步的或异步的。
同步电路通过时钟信号进行状态转移，多个状态转移操作在同一时钟周期内完成。
异步电路不需要时钟信号，根据输入信号的状态直接进行状态转移。
二、时序分析方法时序分析是对时序逻辑电路的功能和性能进行分析的过程，它可以帮助设计人员检查和验证电路的正确性和可靠性。
以下是几种常用的时序分析方法：1. 序时关系图：序时关系图是一种图形表示方法，它直观地显示了输入信号和输出信号之间的时间关系。
通过分析序时关系图，可以确定电路的特性，例如最小延迟时间、最大延迟时间等。
2. 状态表和状态图：状态表是对时序逻辑电路状态转移过程的描述表格，其中包括当前状态、输入信号和下一个状态的对应关系。
状态图是对状态表的图形化表示，用图形的方式展示状态和状态转移之间的关系。
3. 时钟周期分析：时钟周期分析是对时序逻辑电路的时钟频率和时钟周期进行分析，以确保电路能够在规定的时钟周期内完成状态转移操作。
常用的时钟周期分析方法包括最小周期分析和最大频率分析。
4. 时序仿真：时序仿真是通过计算机模拟时序逻辑电路的行为来验证电路的功能和性能。
通过输入不同的信号序列，可以观察和分析电路的输出响应，以判断电路设计是否正确。
时序电路分析和设计
时序电路的基本组成
触发器
触发器是时序电路的基本单元，用于 存储二进制状态。常见的触发器类型 包括RS触发器、D触发器和JK触发器 等。
输入和输出
存储元件
存储元件用于存储触发器的状态，常 见的存储元件包括寄存器和移位器等。
时序电路具有输入和输出端，用于接 收和输出信号。
时序电路的特点与功能
特点
时序电路具有记忆功能、输出状态不 仅取决于当前输入还与之前状态有关 、具有时钟信号控制等。
器等。
优化策略
资源共享
通过共享逻辑门和触发器等硬件资源，减少电路规模 和功耗。
流水线设计
将时序电路划分为多个阶段，每个阶段执行一个或多 个功能，以提高工作频率和吞吐量。
动态功耗管理
根据电路的工作模式和负载情况，动态调整时钟频率、 电压等参数，以降低功耗。
硬件资源利用与性能评估
资源利用率
评估时序电路对硬件资源的占用情况，包括逻辑 门、触发器、存储器等。
时序电路分析和设计
• 时序电路概述 • 时序电路分析 • 时序电路设计 • 时序电路的实现与优化 • 时序电路的应用与发展
01
时序电路概述
时序电路的定义与分类
பைடு நூலகம்定义
时序电路是一种具有记忆功能的 电路，其输出不仅取决于当前的 输入，还与之前的输入序列有关 。
分类
根据结构和功能的不同，时序电 路可分为同步时序电路和异步时 序电路。
功能性分析
01
02
03
输入输出关系
分析电路的输入和输出信 号之间的关系，确定电路 的功能。
逻辑功能
根据输入输出关系，确定 电路实现的逻辑功能，如 与门、或门、非门等。
功能验证
第五章 同步时序逻辑电路
三、状态图
状态图：是一种反映同步时序电路状态转换规律及相应输 入、输出取值关系的有向图。
Mealy 型电路状态图的形式如图 (a) 所示。图中，在有向箭 头的旁边标出发生该转换的输入条件以及在该输入和现态下的 相应输出。
x/z
x
Moore型电路状态图的形式如图(b) 所示，电路输出标在圆 圈内的状态右下方，表示输出只与状态相关。
0
1
根据状态响应序列可作出时间图如下：
时钟节拍：1 2 输入x1： 0 0 输入x2： 0 1 状态 y： “0” 0 输出Z ： 0 1 3 1 0 0 1 4 1 1 0 0 5 0 1 1 0 6 1 1 1 1 7 1 0 1 0 8 0 0 1 1
分析时间图可知，该电路实现了串行加法器的功能。其中x1 为被加数，x2为加数，它们按照先低位后高位的顺序串行地输入。 每位相加产生的进位由触发器保存下来参加下一位相加，输出Z 从低位到高位串行地输出“和”数。
构造Moore型原始状态图如下：
1
相应的原始状态表如下表所示。
例 设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电路的Mealy型状态图和状态表。
四、时间图
时间图是用波形图的形式来表示输入信号、输出 信号和电路状态等的取值在各时刻的对应关系，通常 又称为工作波形图。在时间图上，可以把电路状态转 换的时刻形象地表示出来。
5.2 同步时序逻辑电路分析
5.2.1 分析的方法和步骤 常用方法有表格法和代数法。 一、表格分析法的一般步骤 1．写出输出函数和激励函数表达式。 2．借助触发器功能表列出电路次态真值表。 3．作出状态表和状态图（必要时画出时间图） 。 4．归纳出电路的逻辑功能。
同步时序逻辑电路的设计
D3 D2 D1 D0 =Q3n+1Q2n+1Q1n+1Q0n+1
由状态图可以看出，这是一个循环移位计数器。在计数时循
Q0 Q1, Q1 Q2 , Q2 Q3 , Q3 Q0
这种计数器的循环长度l=2n，其中n为位数，这里n=4，l=8
由状态图还可看出，图左半部8个状态形成闭环，称为 “有效序列”，右半部8个状态称为“无效序列”。如果该 时序电路在某种偶然因素作用下，使电路处于“无效序列” 中的某一状态，则它可以在时钟脉冲 CP的作用下，经过若 干个节拍后，自动进入有效序列。因此，该计数器称为具
01 0 10 0 00 1
10 1 00 1 01 0
01
状态图
1/0 0/0
6
画时序波形图。
根据状态表或状态图， 可画出在CP脉冲作用下电路的时序图。
00
0/0 1/0 1/1 0/1 10 1/0 0/0 01
CP X Q0 Q1 Z
7
（4）逻辑功能分析：
该电路一共有3个状态00、01、10。
有自恢复功能的扭环移位计数器。
2 同步时序逻辑电路的设计
同步时序逻辑电路的设计是指根据特定的逻辑要求，设计 出能实现其逻辑功能的时序逻辑电路。显然， 设计是分析的逆 过程，即：
分析
逻辑电路
设计
逻辑功能
同步时序逻辑电路设计追求的目标是，使用尽可能少的 触发器和逻辑门实现预定的逻辑要求！
设计的一般步骤如下：
构造Moore型原始状态图如下：
1
相应的原始状态表如下表所示。
例 设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电路的Mealy型状态图和状态表。
同步时序逻辑电路的设计
同步时序逻辑电路的设计同步时序逻辑电路是一种电路设计技术，它通过使用锁存器和触发器等特定的时钟信号来确保电路的操作在特定的时间序列内发生。
在本文中，我们将讨论同步时序逻辑电路的设计原理和流程，并通过一个实际的案例来说明如何设计一个同步时序逻辑电路。
同步时序逻辑电路的设计原理主要基于时钟信号的使用。
时钟信号是一个周期性的脉冲信号，它指示了电路中各个操作的发生时机。
同步时序逻辑电路中的数据操作只能在时钟信号的上升沿或下降沿发生，这样可以确保数据的稳定性和一致性。
1.确定需求和功能：首先，需要明确电路的需求和功能。
这包括输入输出信号的数量和特性，以及电路要实现的逻辑功能。
2.确定时钟信号：根据电路的需求和功能，确定时钟信号的频率和周期。
时钟信号的频率决定了电路操作的速度，周期决定了电路操作的时间序列。
3.确定触发器和锁存器：根据电路的需求和功能，选择适合的触发器和锁存器来实现电路的时序控制。
触发器和锁存器是存储元件，可以存储和传输电路中的数据。
4.确定逻辑门和电路结构：根据电路的需求和功能，选择适合的逻辑门来实现电路的逻辑功能。
逻辑门是将输入信号进行逻辑运算的元件，常见的逻辑门有与门、或门和非门等。
5.进行逻辑设计：根据电路的需求和功能，进行逻辑设计。
逻辑设计包括将输入信号经过逻辑门的运算得到输出信号的表达式，以及设计触发器和锁存器的实现电路。
6.进行位宽设计：根据电路的需求和功能，确定各个信号的位宽。
位宽是指信号在逻辑门和触发器中占据的位数，它决定了电路的运算和存储的精度和范围。
7.进行时序设计：根据电路的需求和功能，进行时序设计。
时序设计包括确定电路的时钟信号的频率和周期，以及电路操作在时钟信号的上升沿或下降沿发生。
8.进行电路调试：将设计好的电路进行实现和调试。
可以使用常见的电路设计软件进行仿真和验证，以确保电路的正确性和可靠性。
以上就是同步时序逻辑电路的设计原理和流程。
下面我们将通过一个实际的案例来说明如何设计一个同步时序逻辑电路。
数字电路与系统设计(实验八)同步时序电路逻辑设计
实验八同步时序电路逻辑设计一、实验目的：1．掌握同步时序电路逻辑设计过程。
2．掌握实验测试所设计电路的逻辑功能。
3．学习EDA软件的使用。
二、实验仪器：序号仪器或器件名称型号或规格数量1 逻辑实验箱 12 万用表 13 双踪示波器 14 74LS194 15 74LS112 16 74LS04 17 74LS00 18 74LS86 19 74LS10 1三、实验原理：同步时序电路逻辑设计过程方框图如图8-1所示。
设计要求状态转移图状态转移表状态化简状态分配选择触发器激励方程、输出方程逻辑电路图8-1其主要步骤有：1．确定状态转移图或状态转移表根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。
2．状态化简将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态转移表，这样所需的元器件也最少。
3．状态分配这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。
状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。
4．选择触发器通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。
选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。
5．排除孤立状态理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。
经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证，如有问题，再作必要的修改。
同步时序逻辑电路的分析
实验八同步时序逻辑电路的分析一、实验目的⑴熟悉同步时序逻辑电路的一般分析、设计方法⑵熟悉移位寄存器和同步计数器的逻辑功能二、实验预习复习触发器的功能、特点和应用三、实验器材⑴直流稳压电源、数字逻辑实验箱⑵ 74LS00、74LS08、74LS10、74LS86、74LS74、74LS76四、实验内容和步骤1．移位寄存器型计数器⑵将集成D型触发器74LS74按图8-2接线。
电路的脉冲输入端CP接单脉冲，四个输出端Q4、Q3、Q2、Q1分别接发光二极管。
用触发器的异步清除端CLR将触发器初始状态复位为“0000”，Q4Q3Q2Q1＝0000。
（同样，可以用各触发器的预置端将触发器的初始状态置为某个状态。
）逐次按动单脉冲按钮，观察在CP脉冲作用下，计数器输出端的变化状态，将结果填入自制的表中。
分析电路输出端状态变化的规律，画出状态转换图，并说明电路的功能。
实验结果:五、思考题总结同步时序逻辑电路的一般分析方法。
(1) 根据逻辑电路写出各个触发器的驱动方程，即写出每个触发器输入端的逻辑函数表达式。
(2) 根据所给触发器，将得到的驱动方程代入触发器特性方程，得到时钟脉冲作用下的状态方程。
(3) 从逻辑电路中写出输出端的逻辑函数表达式。
(4) 将任何一组输入变量的取值及电路的初始状态，代入状态转移方程中和输出函数表达式中，得到时钟信号作用下的存储电路的次态逻辑值；再以得到的次态逻辑值为初始状态，和此时的输入变量的取值，再次代入状态转移方程中和输出函数表达式中，又得到新的次态逻辑值以及电路的输出值,如此循环代入逻辑值，直到所有输入变量的取值和所有逻辑状态值全部代入。
将存储电路的状态转换以及电路的输出用表格的形式来描述它们之间的关系，称为状态转移表。
将存储电路状态之间的转换关系用图形的方式来描述，就是状态转换图。
(5) 检查状态转换图(状态转移表)，如果在时钟信号和输入信号的作用下，各个状态之间能够建立联系，则说明该时序逻辑电路能够自启动，否则不能自启动。
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“电工学（二）数字逻辑电路”课程实验报告
实验/实训项目同步时序逻辑电路分析与设计
实验/实训地点
实验/实训小组
实验/实训时间
专业电器工程及其自动化
班级
姓名
学号
指导老师
过程、步骤、代一、实验原理
1. 集成计数器74LS290功能测试。
74LS290是二一五一十进制异步计数器，逻辑简图为图5.1所示。
74LS290具有下述功能：
直接置0（R 0(1),R 0(2)=1）,直接置（S 0(1),S 0(2)=1） 二进制计数（CP 1输入Q A 输出） 五进制计数（CP 1输入Q A Q B Q C 输出） 十进制计数（两种接法如图5.2A 、B 所示）
按芯片引脚图分别测试上述功能，并填入表5.1、表5.2、表5.3中。
图5.1 74LS290逻辑图
图5.2 十进制计数器
2. 计数器级连
分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。
（1）画出连线电路图。
（2）按图接线，并将输出端接到LED 数码显示器的相应输入端，用单脉冲作为输入脉冲验证设计是否正确。
（3）画出四位十进制计数器连接图并总结多级计数级连规律。
3. 任意进制计数器设计方法
采用脉冲反馈法（称复位法或置位法），可用74LS290组成任意（M ）计数器，图5.3是用74LS290实现模7计数器的两种方案，图（A ）采用复位法，即计到M 异步置0，图（B ）采用置位法，即计数计到M-1异步置0。
表5.1 功能表
R 0(1) R 0(2) S 0(1) S 0(2)
输出 Q D Q G Q B Q A
H H L X
H H X L X X H H
X L X L
L X X L
X L L X
表5.2 二一五混合时制
计数 输出 Q A Q D Q G Q B 0 1
2 3 4 5 6
7 8 9
图5.3 74LS290实现七进制计数方法
当实现十以上进制的计数器时可将多片级连使用。
图5.4是45进制计数的一种方案，输出为8421 BCD 码。
图5.4
图5.5 LED 七段显示引脚图
二、实验内容和步骤
1、 验证 JK 触发器逻辑功能分析
将 74LS112 的D R 、D S 、J 和 K 连接到逻辑开关，Q 和 Q 端分别接逻辑电平显示端口，CP 接单次脉冲，接通电源，按照表中的要求，改变D R 、
D S 、J 、K 和 CP 的状态。
在 CP 从 1 到 0 跳变时，观察输出端Q n+1 的
状态，并将测试结果填入表。