Cadence_SPB16.2入门教程——PCB布线
CADENCE PCB设计：布局与布线
号线的放置和布线过程 该约束管理系统是完全集成到PCB 编辑器中 而约束可以随着设计过程的进行而被实时地确认 确认过程的结果是用图形化的方式表示约束条件是否满足 满足约束用绿色显示 不满足约束就用红色显示 这可使设计师可以及时地看到设计的进度 以及因电子数据表中任何设计变动而产生的影响 布图规划与布局约束和规则驱动的方法有利于强大而灵活的布局功能 包括互动和自动的元件布局 工程师或设计师可以在设计输入或布图规划阶段将元件或支电路分配到特定的 区域 可以通过REF 封装方式 相关信号名 零件号码或原理图表/页面号码来过滤或选择元件 当今的电路板上有成千上万种元器件 需要精确的管理 通过实时的器件装配分析和反馈 得以实现器件装配时从整体上来考虑并满足EMS 规则 以提高设计师的设计速度和效率 DFA(可装配型设计)分析 Allegro PCB Design XL 和GXL 有提供 实现了在互动式元件放置时 实时地进图1 Cadence PCB 设计解决方案集成了从简单到复杂PCB 设计所需的所有工具 行DFA 规则检查 基于一个器件类型和封装排列的二维电子表格 DFA 可以实时地检查器件的边到边 边到端或端到端的距离是否违反最小要求 使得PCB 设计师可以同步地放置元器件以实现最优的可布线性 可生产性和信号时序要求 战略规划和设计意图 GRE global rounting environment 由总线互联主导的高度约束 高密度设计可能会花大量时间用于战略性规划和布线 加上当今元件的密度问题 新的信号标准和特定的拓扑结构要求 传统的CAD 工具和技术已经不足以满足捕捉设计师的特定布线意图要求动态铺铜动态铺铜技术提供了实时灌注/修复功能Shape 参数可以被适用于三个不同的方面参数可以被添加到全局shape, 同类shape以及单个shape 中 走线 导孔和元件添加到动态铜皮中 将会按照其形状自动连接或避让 当物体被移去时 形状会自动填充回去 在编辑完成后 动态铺铜不需要批量自动避让 也不需要其它的后期加工步骤RF 设计RF 设计要求包括要比以往更快 更精确地解决高性能/高频率电路 RF/复合信号技术为PCB RF 设计提供了一种完整的 从前端到后端 从原理图到布局到制造的解决方案 RF 技术包含了高级的RF 性能 包括参数化创建和编辑RF 器件的智能布局功能以及一种灵活的图形编辑器 一种双向的IFF 界面提供了RF 电路数据的快速而有效地图3 动态推挤功能让交互式布线非常容易 即便是在最尖端的设计上PCB 制造可以进行全套底片加工 裸板装配和测试输出 包括各种格式的Gerber 274x NC drill 和裸板测试 更重要的是 Cadence 通过其Valor ODB++界面 还包含Valor Universal Viewer 支持业界倡导的Gerber-less 制造 ODB++数据格式可创建精确而可靠的制造数据 进行高质量的Gerber-less 制造 PCB 自动布线器技术自动化的互联环境设计复杂度 密度和高速布线约束的提高使PCB 的手动布线既困难又耗时 复杂的互联布线问题通过强大的 自动化的技术得以解决 这种强大的 经实践证明的自动布线器含有一种批量布线模式 含有众多的用户可定义的布线策略 以及自动的策略调整 互动的布线环境 具有实时互动走线推挤特性 有助于对走线的快速编辑 具有广泛的布图规划功能和完整的元件放置特点的互动式放置环境 使得无需切换应用程序就可以进行放置变更 优化布线 通过使用自动交互式布图规划和放置功能 设计师可以提高布线质量和效率 这与元件布局直接相关 此外 广泛的规则集让设计师可以控制范围广泛的约束 从默认的板级规则到按照线路种类的规则 再到区域规则 Allegro 产品提供的高速布线能力能图4 PCB RF 设计完整的从前端到后端型解决方案图5 高级自动布线技术有效地解决密集型 高约束设计图6 布局编辑器容许你在布线过程的所有阶段评估空间 逻辑流程和拥挤度文档Cadence工具提供了用户向导 前后关联帮助 F1 参考指南 在线教程和多媒体演示等一系列的文档这些文档可以帮助你•通过搜索在线帮助系统寻找你所需要的。
Cadence_Allegro16.2常用操作方法
Cadence_Allegro16.2常⽤操作⽅法Cadence_Allegro16.2常⽤操作⽅法Orcad中图纸模版的设置1.Option—>Design Template—>Title Block,Symbol栏中输⼊Title Block所在的.OLB库⽂件位置（E:\cadence_design\schlib\DIDIDEV.OLB），Title Block中输⼊模版⽂件名“TitleBlock_SHU”，内有公司的logo。
2.Text栏内Title中输⼊正在设计的板的名称，Document Number中输⼊⽂件编号，Revision中输⼊版本号。
3.在添加新页时，模版图纸的上述信息会⾃动添加Orcad 中快速修改所有零件的Footprint⽅法⼀：⼀页⼀页修改，打开某页，按CTRL＋A，选中当前页所有器件，再点右键，选Edit属性，在弹出对话框中选Parts栏，按要修改REF 排序，⽤左键拖拉要修改的为同种封装器件再点右键，然后击EDIT，填⼊封装就成批修改了⽅法⼆：选择顶层原理图（SCHEMATIC1），右键选Edit Object Properties，列出所有元件，找到PCB Footprint 那项，可以逐个填⼊，也可以相同封装填⼀个，然后拖动该⿊框的右下⾓⼗字形复制。
Orcad BOM表中输出原件的PCBfootprint封装型号选中顶层项⽬设计.dsn标题，在tools菜单中选择bill of materials,在header栏追加填⼊“\tPCBFootPrint”，在Combined property string栏中追加填⼊“\t{PCB footprint}”,不选Open in Excel,⽣成.BOM⽂件后，⽤excel⼿⼯导⼊.BOM⽂件，在导⼊步骤三中选择“⽂本”⽅式。
然后在Excell 中修改BOM表的边框等格式。
Orcad还有⼀处地⽅可输出带有机械尺⼨的BOM表，选中顶层项⽬设计.dsn标题，在report菜单中选择CIS bill of Materials,有standard和Crystal report两种形式输出。
pcb布线教程
pcb布线教程PCB布线是电子设计中非常重要的一环，它涉及到如何合理地布置和连接电子元器件，保障电路性能的稳定和可靠。
下面将为大家介绍一些PCB布线的基本知识和技巧。
首先，一个好的PCB布线需要考虑以下几个方面：1. 元器件的布局：合理的元器件布局可以减少电路中的串扰和干扰，提高电路的抗干扰能力。
相关的元器件应该尽量靠近，避免使用过长的距离来连接。
此外，还要考虑元器件之间的热耦合，例如将高功耗元器件远离敏感元器件。
2. 信号线与电源线的分离：在布线时，尽量将信号线和电源线分开布置，可以减少互相之间的干扰。
如果有必要穿越电源线，可以采用平行穿越的方式，以减小干扰。
3. 地线布线：地线的布线是非常关键的，它可以提供一个稳定的参考电平和回路。
通常情况下，地线应该尽量短、粗、宽，以减小接地电阻。
在布线时，要尽量避免在地线上串接多个元器件，避免形成环路。
4. 信号线的布线：对于高速信号线，应该采用尽量短直的布线方式，以减小传输中的时间延迟和信号失真。
同时，应该避免与其他信号线或电源线平行布线，以减小串扰干扰。
5. 信号线的层次布线：对于复杂的电路，可以采用多层PCB 板，将信号线分布到不同的层次上，以提高布线的灵活性。
一般来说，信号线和电源线在不同层次上布线，可以减小串扰干扰，提高电路性能。
6. 差分信号线的布线：对于差分信号线，它们通常是一对平行的信号线，其中一个是正向信号线，另一个是反向信号线。
在布线时，应该尽量保持这两条线的长度一致，并尽量平行布线，以减小差分模式的信号失真。
总之，PCB布线是一门艺术，它需要我们根据电路的具体特点和要求，合理地选择布线方式和技巧。
通过遵循一些基本原则，如合理布局、信号线与电源线分离、地线布线等，可以提高电路的稳定性和可靠性，使电路性能得到最佳的发挥。
希望以上的介绍对大家有所帮助。
(整理)Cadence_SPB16.2入门教程——PCB布线.
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
cadence布线规则和技巧
cadence布线规则和技巧Cadence布线规则和技巧在电子设计领域，Cadence是一种常用的EDA工具，被广泛用于电路设计和布线。
布线是电路设计的重要环节，它决定了电路的性能和稳定性。
本文将介绍一些Cadence布线规则和技巧，帮助工程师更好地进行电路布线。
1. 保持信号完整性：在布线过程中，保持信号完整性是至关重要的。
信号完整性可以通过遵循一些规则来实现。
首先，尽量减少信号线的长度，以减少信号传输的延迟和损耗。
其次，要避免信号线之间的串扰，可以采用合适的间距和屏蔽措施。
最后，要确保信号线的阻抗匹配，以避免反射和干扰。
2. 地线布线规则：地线是电路中至关重要的信号回路。
在进行地线布线时，需要注意以下几点。
首先，地线应尽可能宽，以降低电阻和电流密度。
其次，地线应尽量与信号线平行，以减少干扰。
最后，地线应尽量靠近信号线，以减少回环面积和电感。
3. 电源线布线规则：电源线是供电的关键部分，其布线也需要一些规则。
首先，电源线应尽量短，以减少电源噪声和电压降。
其次，电源线应尽量宽，以降低电阻和电流密度。
最后，电源线应尽量避免与信号线和地线交叉，以减少干扰。
4. 时钟线布线规则：时钟线在数字电路中起着关键作用，其布线需要一些特殊规则。
首先，时钟线应尽量短，以降低时钟偏移和延迟。
其次，时钟线应尽量避免与其他信号线交叉，以减少串扰。
最后，时钟线应尽量靠近其相关的信号线，以减少时钟抖动和功耗。
5. 差分信号布线规则：差分信号是一种常用的抗干扰技术，在布线时也需要一些特殊规则。
首先，差分信号的两条线应尽量相等，以保持差分模式的平衡。
其次，差分信号的两条线应尽量靠近，以减少共模噪声。
最后，差分信号的两条线应尽量避免与其他信号线交叉，以减少串扰。
6. 规避布线冲突：在布线过程中，可能会出现一些冲突，如信号线之间的交叉、信号线与电源线的交叉等。
为了规避这些冲突，可以使用一些技巧。
例如，可以通过增加层次来避免交叉，将信号线和电源线分布在不同的层次上。
Cadence SPB使用方法
Cadence SPB使用方法1.在用OrCad Capture CIS画电路原理图时，不同电路图页面之间的信号互联，单信号线(wire)用分页端口连接器（Off Page Connector）实现互联，总线（Bus）用端口(Port)实现互连（也可以用分页端口连接器（Off Page Connector））。
2.特别注意：在FPGA原理图设计中，在为FPGA设计原理图符号时，一般要将FPGA分为多个部分，这时一定要注意在管脚功能划分时，要将Bank2中用于配置的管脚，包括：配置模式选择管脚M0、M1,CCLK,DIN,INIT_B等与TMS,TCK,TDO,TDI 等一起划分到FPGA的配置（Configuration）部分。
3.在OrCad Capture CIS中制作原理图符号时，如果器件有多个（两个以上）管脚名称（pin name）相同，在保存该元件时就会弹出以下警告信息：因为ORCAD的封装（原理图符号）是有规则的，只有管脚为POWER属性才能同名，比如VCC,GND的管脚名等等，很好理解，这些属性在画PCB的时候默认的是同一个网络，是要连接在一起的，如GND连GND，VCC连VCC，有时候有很多的空脚NC 最好用NC1,NC2...来描述，避免不必要的错误，有的甚至连POWER属性的管脚名都不做重复的。
如果忽略这些这些警告信息，则当使用这些元件符号画电路图，在生成网表（Create Netlist）时就会产生错误：#79 Error [ALG0050] Duplicate Pin Name "SW" found on Package LM2852Y , U21 Pin Number 9: SCHEMATIC1, POWER SUPLLY (1.80, 3.20). Please renumber one of these.这时选中设计，可以利用accessories菜单的libcorrectionutil->library verification / correction来批量修改重复管脚定义（即：批量把重复的管脚名改为不同）。
利用CAD进行电路板布局与布线的实践指南
利用CAD进行电路板布局与布线的实践指南在电路板设计过程中，布局与布线是非常关键的环节。
利用计算机辅助设计(CAD) 软件进行电路板布局与布线可以提高效率、减少错误。
本文将介绍一些实用的技巧和步骤，帮助您更好地利用CAD软件进行电路板布局与布线。
第一步是准备工作。
在开始之前，您需要准备电路图和电路板尺寸的相关信息。
将电路图导入CAD软件中，并根据电路板的尺寸进行设置。
确保包含正确的层次结构和元件。
接下来是布局。
布局是将电路元件放置在电路板上，并合理地确定它们的位置。
在选择元件的位置时，需要考虑到元件之间的连接、走线长度、电路的整体性能和电磁兼容性。
在布局时，可以参考以下几点：1. 先布置较大的元件：大型元件通常需要较多的空间，因此应该首先放置。
将它们放置好之后，剩下的空间可以用来布置较小的元件。
2. 将相互连接的元件放在靠近的位置：将需要连接的元件放置在离得比较近的位置，这样可以减少走线的长度，提高电路的性能。
3. 避免元件之间的干扰：将具有较高电压或较大电流的元件或信号线远离其他敏感元件或信号线。
这可以帮助降低干扰和噪声。
4. 确保适当的散热：对于需要散热的元件，例如功率放大器或处理器，需要它们附近有足够的散热空间。
布局完成后，就可以开始布线了。
布线是将布局好的元件通过导线连接起来。
在布线过程中，需要考虑信号的传输质量、电磁兼容性和布线密度。
以下是一些布线的技巧：1. 使用短且直的走线：短而直的走线可以减少信号损耗和干扰。
避免走线过长，尽量选择直线路径。
2. 不要将高速信号线与高功率线靠得太近：高速信号线会受到高功率线引起的干扰。
为了提高信号完整性，应将它们保持一定的间距。
3. 交错布线：将上层和下层交错布线可以减少电磁干扰，提高布线密度。
4. 使用地平面和电源平面：地平面和电源平面可以提供良好的电磁屏蔽和电流传输。
在布线时，确保布置足够的地平面和电源平面。
5. 避免走线的交叉：交叉的走线容易产生串扰和干扰。
CADENCEPCB设计布局与布线
CADENCEPCB设计布局与布线CADENCEPCB设计工具是电子工程师在进行PCB电路板设计时经常使用的软件。
其强大的功能使得设计师可以进行布局和布线，确保电路板的性能和可靠性。
下面将详细介绍CADENCEPCB设计的布局和布线过程。
首先是布局过程。
布局是指在PCB上放置电子元器件和确定它们之间的物理布置。
布局的目标是优化电路板的性能、减小电磁干扰并提供良好的散热。
以下是CADENCEPCB设计中的布局步骤：1.确定布局约束：首先，设计师需要根据电路的要求和特定的应用环境，确定布局的约束条件，如电源分配、信号完整性、热管理等。
这些约束条件将指导接下来的布局和布线过程。
2.放置电子元器件：根据电路图和设计要求，将电子元器件在PCB上进行合理的放置。
重要的因素包括元器件之间的物理距离，信号和电源线的长度和走向，以及避免冲突和干扰的布局。
3.优化布局：在放置元器件之后，设计师需要优化布局，以确保信号完整性。
这包括优化电源和地平面的布置，减小信号线的长度和交叉，并提供良好的散热条件等。
4.电源和地平面设计：在布局过程中，需要合理设计电源和地平面，以提供足够的电源稳定性和地电流供应。
这需要将电源和地线走线得当，并采用合适的电容和电感等元件进行滤波和终端处理。
接下来是布线过程。
布线是指设计师将电子元器件之间的连线进行优化和优化，以确保信号的完整性、最小化电磁干扰并满足设计约束条件。
以下是CADENCEPCB设计中的布线步骤：1.设计路由规则：在进行布线之前，设计师需要制定一个路由规则，包括最小线宽和线间距、阻抗控制、信号类型和电源线与地线的关系等。
这些规则将指导后续的布线过程。
2.自动布线：CADENCEPCB设计工具提供了自动布线工具，可以根据预先设定的规则和优化目标，自动生成布线方案。
设计师可以根据需要进行调整和优化。
3.手动布线：对于一些复杂的板线、高速信号或特殊需求，手动布线是必要的。
对于这些情况，设计师需要手动布线，根据设计约束和优化目标，确定线路的走向和走线方式，并避免冲突和干扰。
Cadence快速入门视频教程的SPB_16.2版本一.
Cadence SPB 15.7 快速入门视频教程的SPB 16.2版本第01讲 - 第15讲:OrCAD Capture CIS原理图创建第16讲 - 第26讲:Cadence Allegro PCB创建封装第27讲 - 第36讲:Cadence Allegro PCB创建电路板和元器件布局第37讲 - 第46讲:Cadence Allegro PCB设置布线规则第47讲 - 第56讲:Cadence Allegro PCB布线第57讲 - 第60讲:Cadence Allegro PCB后处理、制作光绘文件第1讲课程介绍,学习方法,了解CADENCE软件1.要开发的工程本教程以下面的例子来开始原理图设计和PCB布线2.教程内容3.软件介绍Design Entry CIS:板级原理图工具Design Entry HDL:设计芯片的原理图工具,板级设计不用Layout Plus:OrCAD自带的PCB布线工具,功能不如PCB Editor强大Layout Plus SmartRoute Calibrate:OrCAD自带的PCB布线工具,功能不如PCB Editor强大PCB Editor:Cadence 的PCB布线工具PCB Librarian:Cadence 的PCB封装制作工具PCB Router:Cadence 的自动布线器PCB SI:Cadence 的PCB信号完整性信号仿真的工具SigXplorer:Cadence 的PCB信号完整性信号仿真的工具4.软件列表5.开始学习Design Entry CIS启动:Start/Cadence SPB 16.2/Design Entry CIS启动后,显示下图:里面有很多选项,应该是对应不同的License本教程使用:OrCAD Capture CIS我个人认为:Allegro PCB Design CIS XL是所有可选程序中,功能最强大的,但不知道,强在哪里;而且本教程的原理图文件可以使用上表中不同的程序打开6.选择OrCAD Capture CIS,启动后显示下图File/Open/Project,如下图:选择一个project,打开后,如下图:左边是工程管理器窗口中间是原理图页面窗口右边是工具条下面是Session Log窗口,用以记录一些关键的操作,是一个日至文件工程管理器窗口的内容说明:.dsn文件:是一个工程的数据库文件,该数据库包含:Schematic(原理图文件和Design Cache(存放原理图中所使用的元器件的一个拷贝,如下图:Library:存放原理图中使用的元件库,也可以在另外位置把元件库加进来Output:存放对原理图操作时,生成的一些文件下图是工程管理器全图:下面介绍菜单系统OrCAD Capture CIS的菜单是上下文相关的,也就是说:点击不同的窗口,菜单是不同的OrCAD Capture CIS的工具条也是上下文相关的,也就是说:点击不同的窗口,工具条是不同的8.工程管理窗口中的原理图页面的创建、删除和重命名操作8.1原理图页面的创建方法1:首先选择Schematic文件夹,如下图:在菜单上选择:Design/New Schematic Page,如下图:点击后,弹出对话框:输入名字,点击OK,则新建的名字出现在Schematic文件夹下,比如:输入1,如下图:方法2:首先左键选择Schematic,右键点击,弹出下图:点击New Page,弹出下图:输入2,点击OK,如下图:8.2 删除方法1:首先,选择想删除的页面,比如1,如下图:在菜单上,Design/Delete,如下图:方法2:选择想删除的页面,比如2,如下图:直接按键盘上的Delete键8.3 重命名与创建和删除一样,有两种方法,参照创建和删除即可9.原理图页面窗口中的操作:原理图的显示、放大、缩小和滚动9.1 放大、缩小的方法方法1:放大:按键盘的I (Zoom I n缩小:按键盘的O (Zoom O ut放大、缩小时,以光标为中心进行方法2:菜单:View/Zoom方法3:在原理图页面上,点击右键,选择Zoom In/Zoom Out方法4:按住Ctrl键,鼠标的滚轮向下转动,缩小,鼠标的滚轮向上转动,放大9.2 上下滚动方法1:使用滚动条方法2:使用Page up和Page down方法3:鼠标的滚轮向下或向上9.3 左右滚动按住Ctrl键,再按Page up:向左按住Ctrl键,再按Page down:向右第2讲创建工程,创建元件库1.必要的设置菜单:Options/Design Template,如下图:点击后,如下图:这是设计时采用的一个模板,将一些通用的在这里设置,会方便以后的工作2.创建工程文件菜单:File/New/Project,如下图:点击后,弹出下图:几点说明::命名工程的文件名:指定存储路径:选定project的类型,右侧有说明,通常选最后一个即可比如:输入:dsp6713system,指定路径后,点击OK,如下图:软件自动建立一个Page1原理图,可以重新命名下面修改原理图窗口的背景颜色菜单:Options/Preferences,如下图:点击后,弹出下图:点击Background左边的白色框,弹出色板,选择你喜欢的颜色作为背景,如下图:点击两次OK,返回,看一下效果:如果创建工程前,没有进行设置,现在可以设置方法1:使用1所用的方法设置方法2:Options/Schematic Page Properties,如下图:点击后,弹出下图:可以进行图纸尺寸等等设置3.创建(原理图元件库在OrCAD Capture CIS中创建一个元件库,File/New/Library,如下图:在OrCAD Capture CIS中,元件库也是以工程方式来组织的,点击后,如下图:创建一个新元件库时,程序自动建立了文件名及路径,改变文件名及路径的方法如下:方法1:左键点击元件库(.olb,然后,File/Save as,如下图:指定文件名和路径方法2:左键点击元件库(.olb,然后,右键点击,如下图:点击后,在弹出的图中,选择路径,命名文件名,然后点击OK,如下图:4.创建元件方法1:左键点击元件库(.olb,然后,Design/New Part,如下图:方法2:左键点击元件库(.olb,然后,右键点击,如下图:点击后,弹出下图:我们以时钟芯片CY2303为例,在Name栏输入:CY2303,其它的不变,点击OK,如下图:下图是时钟芯片CY2303的资料:下面根据时钟芯片CY2303的资料,创建CY2303的元件库方法1:一个pin一个pin的放置可以采用Toolbar,如下图:或采用菜单Place/Pin,如下图:点击后,根据CY2303的资料输入Pin1的信息,如下图:点击OK,pin就挂在了鼠标上,如下图:点击左键,放置Pin 1,这时pin还挂在了鼠标上,如下图:再点击左键,Pin 2也被放置,如下图:这时,可以修改Pin 2,左键双击Pin 2,在弹出的对话框中,根据资料输入Pin 2信息,如下图:点击OK后,如下图:然后,逐个地输入方法2:使用放置pin array可以采用Toolbar,如下图:或者,采用菜单Place/Pin Array,如下图:点击后,弹出下图:由于已经放置了两个管脚,我们从第三管脚开始,只设置前三个,如下图:其它的等放置完后,再修改,点击OK,如下图:下面修改管脚方法1:逐个修改方法2:使用Spreadsheet修改,步骤如下:全部选上想修改的管脚,如下图:点击右键,如下图:点击Edit Properties后,弹出下图:根据资料,修改如下:点击OK,如下图:放置Body框,如下图:方法1:使用Toolbar方法2:使用菜单,Place/Rectangular点击后,沿着虚线,拉出一个矩形即可,如下图:上面所有的管脚信息全部输入完了,下面调整管脚的位置直接用鼠标左键选取管脚,然后拖动到适当位置放置即可,调整Body框大小,如下图:元件创建完了后,可以通过Options/Part Properties,或者Options/Package Properties来修改,如下图:可以在Edit Part Properties对话框中修改PCB的封装View/Package命令,如下图:点击后,如下图:有时候,一个元件很大,分成几部分,使用View Package,可以看到全貌,View Part 只能看到部分5.修改元件属性的另一种方法View/Package命令Edit/Properties命令,如下图:点击后,弹出下图:6.非矩形类元件的创建:新建一个FERRITE元件(磁珠首先,修改栅格点,菜单:Options/Preferences,如下图:点击后,选择Grid Display Tab,如下图::不选择该项,则画线时,可以在任意点起始点击OK,完成Grid设置:点击Toolbar或者:菜单:Place/Ellipse画椭圆,如下图:下面填充第一个椭圆左键选取第一个椭圆,右键点击,如下图:点击Edit Properties,弹出下图:选择填充式样,如下图:点击OK,如下图:两个椭圆顶点画线:Toolbar,或Place/Line,如下图:调整Body框,如下图:下面,放置两个管脚,如下图:下面不显示管脚名字,Options/Part Properties,如下图:选择False,点击OK,如下图:这时候,最好在把Grid Display设置回去7.Blank第3讲分裂元件的制作方法1、homogeneous 和区别打开新建元件对话框:同质的,比如NE5532里有两个一样的运放:异质的,一个Package里有不同的功能单元2.创建homogeneous类型元件下图是NE5532的框图:我们以NE5532为例,如下图:点击OK,如下图:软件会在U?后面加上A、B等先画出运放的外框,如下图:接下来,设置输入管脚的正负属性:点击Toolbar的Place Text,或者菜单Place/Text,如下图:输入-,点击OK,再输入+,点击OK,如下图:接下来放置管脚,如下图:现在,完成了NE5532中两个运放中的一个,现在编辑另一个: Ctrl+N,或者View/Next Part,如下图:因为我们选择的是homogeneous类型元件,homogeneous元件默认Package里面的东西是完全一样的,只是管脚编号不一样,编辑管脚属性,输入管脚编号,如下图:注意:U?A和U?B两个Part,均有Pin4和Pin8,在homogeneous类型元件里是合法的对于简单的元器件,我们可以将Name隐藏掉,这样做并不影响理解Options/Part Properties,点击后,如下图:点击OK,如下图:Save,完成NE5532创建View/Package,看一下:3.创建heterogeneous类型元件仍以NE5532为例创建,在对话框中输入,如下图:。
cadence PCB 画图(傻瓜教程快速入门)
cadence画PCB板傻瓜教程（转帖）一．原理图1．建立工程与其他绘图软件一样，OrCAD以Project来管理各种设计文件。
点击开始菜单，然后依次是所有程序—打开cadence软件—》一般选用Design Entry CIS，点击Ok进入Capture CIS。
接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。
2．绘制原理图新建工程后打开的是默认的原理图文件SCHEMATIC1PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。
点击上侧工具栏的Project manager（文件夹树图标）或者是在操作界面的右边都能看到进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。
1）修改原理图纸张大小：双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1Page Properties，在Page Size中可以选择单位、大小等；2）添加原理图库：File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘；（注意：在自己话原理图库或者封装库的时候，在添加引脚的时候，最好是画之前设定好栅格等参数，要不然很可能出现你画的封装，很可能在原理图里面布线的时候通不过，没法对齐，连不上线！）3）添加新元件：常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。
右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。
Cadence SPB 16.2 Guide
Cadence SPB 16.2安装指南将此处改为你的计算机名（1）用记事本打开Crack目录的license.lic文件，将Server后ID前的那段文字改成你的计算机名。
先选择安装License Manager（2）运行Setup程式，首先安装License Manager。
（4）此处保留5280的端口数即可，但程式本身会留一些空格，直接点Next会 报端口错误，鼠标点击此框，按Del删除所有内容和空格后再填入5280即可。
（6）启动LmTools工具来设定License Manager刚才修改过的计算机名（5）License Manager安装成功后可以看到我们在Lic文件中修改过的计算机名（7）启动LmTools后选择Using Service而不是License File（8）把修改好的license.lic文件复制到Cadence安装目录的License Manager目录下（9）Path to the license file，点击Browese选择刚刚复制到LicenseManager的目 录的那个lic文件。
（10）选择完成后点击Save Service，然后在如下对话框确认“是”。
（11）在此启动或停止License Manager服务，软件正常工作时要保证服务处于启动状态。
（12）以上完成后，选择Product Installation。
（13）安装过程中如果有提示要选择什么授权文件，一律掠过点Next，如果一般只使用公司的lib文件，建议就不要安装自带的lib了，因为安装的时间很漫长。
（14）这步很重要，在license path文本框中填入5280@hostname即可，这里的hostname 就是之前修改lic文件时用的那个计算机名。
（15）把crack目录下的crack.exe程式拷贝到Cadence的安装目录下，然后运行，直到黑色 命令提示符窗口自动关闭。
（16）最后，重新启动系统，安装完成。
Cadence.Allegro.SPB.v16.2破解及安装步骤(已验证可行)
Cadence.Allegro.SPB.v16.2破解及安装步骤（已验证可行）严正声明：该破解及安装方法仅用于交流学习该软件，请不要以任何形式用于商业目的，本人不承担任何由个人或企业将此软件用于商业目的而引发的一切法律纠纷所带来后果，如需用于商业目的，请向Cadence 公司购买授权；否则后果自负。
从上一年到现在，一共安装了Cadence.Allegro.SPB.v16.2四次，非常痛惜，由于种种原因，前三次都以失败而告终，通过网上的安装经验及自己的摸索，功夫不负有心人，终于在今天下午将Candence Allego SPB16.2安装成功。
现把安装经验及注意事项分享如下：1.简介Cadence? Allegro是 Cadence 推出的先进 PCB 设计布线工具。
Allegro 提供了良好且交互的工作接口和强大完善的功能，和它前端产品 Capture 的结合，为当前高速、高密度、多层的复杂 PCB 设计布线提供了最完美解决方案。
Allegro 拥有完善的 Constraint 设定，用户只须按要求设定好布线规则，在布线时不违反 DRC 就可以达到布线的设计要求，从而节约了烦琐的人工检查时间，提高了工作效率！更能够定义最小线宽或线长等参数以符合当今高速电路板布线的种种需求。
2. 安装及破解步骤步骤：一、下载好所需的安装光盘镜像文件，VeryCD网站上有有两个版本，一个是ISO 文件（共有3个ISO文件，占用空间1630MB左右）；另个版本是两个BIN文件（占用空间1.10GB左右），本人所用的是第二个版本。
二、将上述文件（两个版本都可以）加载到虚拟光驱中，并打开，运行setup.exe 文件。
三、点击setup 进入安装界面，首先点击Licence Manger.如图所示：四、在首次安装LICENSE MANAGER的时候，安装程序会要求给出LICENSE FILE LOCATION，不要填任何东西，直接点击CANCLE结束这个对话框，如下图所示：五、将LICENSE.DAT复制到CADENCE文件夹中，然后用记事本打开它，将this_host改成你的计算机名称，并保存；六、查看计算机名称，如下图所示，我的计算机名称是 WWW-97F34E33509，而不是 WWW-97F34E33509. 就是说名称不包含末尾的句号！七、将cdslmd.exe复制到刚刚安装的LICENSE MANAGER文件夹中，覆盖原有的相同程序。
cadence-PCB-画图(傻瓜教程快速入门)
cadence画PCB板傻瓜教程（转帖）复制于某网站,谢谢。
拿出来分享吧,希望对初学者能有帮助,可以很快了解Cadence的使用，谢谢共享者。
一．原理图1．建立工程与其他绘图软件一样，OrCAD以Project来管理各种设计文件。
点击开始菜单，然后依次是所有程序—打开cadence软件—》一般选用Design Entry CIS，点击Ok进入Capture CIS。
接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。
2．绘制原理图新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。
点击上侧工具栏的Project manager（文件夹树图标）或者是在操作界面的右边都能看到进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。
1）修改原理图纸张大小：双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size中可以选择单位、大小等；2）添加原理图库：File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘；（注意：在自己话原理图库或者封装库的时候，在添加引脚的时候，最好是画之前设定好栅格等参数，要不然很可能出现你画的封装，很可能在原理图里面布线的时候通不过，没法对齐，连不上线！）3）添加新元件：常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。
右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。
如何利用CAD进行电路板设计和布线
如何利用CAD进行电路板设计和布线电路板设计和布线是电子工程师在产品设计和制造过程中非常关键的一部分。
通过利用计算机辅助设计（Computer-Aided Design，CAD）软件，可以更加高效和精确地进行电路板设计和布线。
本文将介绍如何利用CAD进行电路板设计和布线的步骤和技巧。
一、选择合适的CAD软件在进行电路板设计和布线之前，首先需要选择一款适合自己需求的CAD软件。
市面上有许多种CAD软件可供选择，如Altium Designer、Eagle、KiCad等。
根据自己的经验和需求选择一款易于使用、功能强大的CAD软件是非常重要的。
二、电路板设计的基本步骤1. 收集相关资料和设计要求：在进行电路板设计之前，首先要清楚设计的要求和限制。
收集相关的数据手册、元器件尺寸和性能要求等资料，以确保设计的准确性和符合要求。
2. 绘制电路图：利用CAD软件进行电路图的绘制，将电路原理图中的各个元器件、连线和连接点等进行图形化表示。
在绘制电路图的过程中，应根据设计要求选择合适的元器件，并正确地连接各个元器件。
3. 设置封装库和元件属性：根据所选元器件的封装类型，设置相应的封装库和元件属性。
在CAD软件中，可以选择已有的封装库或自定义封装，然后将所需元器件与相应封装进行匹配设置。
4. 布局设计：在进行布局设计时，需要根据电路板的尺寸要求和功能需求来确定元器件的位置。
通常情况下，将主要的功率元件和信号元件相互隔离，以减少互相干扰的可能性。
5. 进行走线：在进行布线之前，需要先进行走线规划。
走线规划包括确定信号线的走向、长度和宽度、地和电源的布局等。
通过合理的走线规划，可以提高电路板的稳定性和可靠性。
6. 进行走线：根据走线规划，利用CAD软件进行具体的走线操作。
在进行走线时，应注意信号线和电源线的分离，避免信号干扰和电源噪声。
7. 进行电缆线、印刷线和开孔等设置：根据设计要求，进行电缆线、印刷线和开孔等设置。
cadence16.2 PCB入门中文学习教程
目录第1章焊盘制作 (1)1.1 用Pad Designer制作焊盘 (1)1.2 制作圆形热风焊盘 (6)第2章建立封装 (10)2.1 新建封装文件 (10)2.2 设置库路径 (11)2.3 画元件封装 (12)第3章元器件布局 (23)3.1 建立电路板(PCB) (23)3.2 导入网络表 (24)3.3 摆放元器件 (26)第4章 PCB布线 (31)4.1 PCB层叠结构 (31)4.2 布线规则设置 (33)4.2.1 对象(object) (35)4.2.2 建立差分对 (36)4.2.3 差分对规则设置 (37)4.2.4 CPU与DDR内存芯片走线约束规则 (39)4.2.5 设置物理线宽和过孔 (45)4.2.6 设置间距约束规则 (52)4.2.7 设置相同网络间距规则 (55)4.3 布线 (56)4.3.1 手工拉线 (56)4.3.2 应用区域规则 (59)4.3.3 扇出布线 (60)4.3.4 差分布线 (62)4.3.5 等长绕线 (64)4.3.6 分割平面 (65)第5章输出底片文件 (70)5.1 Artwork参数设置 (70)5.2 生成钻孔文件 (75)5.3 输出底片文件 (79)第1章焊盘制作1.1 用Pad Designer制作焊盘Allegro中制作焊盘的工作叫Pad Designer，所有SMD焊盘、通孔焊盘以及过孔都用该工具来制作。
打开程序->Cadence SPB 16.2->PCB Editer utilities->Pad Designer，弹出焊盘制作的界面，如图 1.1所示。
图 1.1 Pad Designer工具界面在Units下拉框中选择单位，常用的有Mils(毫英寸)，Millimeter(毫米)。
根据实际情况选择。
在Hole type下拉框中选择钻孔的类型。
有如下三种选择：Circle Drill：圆形钻孔；Oval Slot：椭圆形孔；Rectangle Slot：矩形孔。
CadencePCB设计教程
CadencePCB设计教程
第一步是创建新的项目。
在Cadence PCB设计工具中，您可以创建一个新项目来存储所有与设计相关的文件和信息。
创建新项目时，您需要指定项目名称和存储位置。
第五步是生成制板文件。
在Cadence PCB设计工具中，您可以生成用于制作PCB板的制板文件。
这些文件包括层叠文件、钻孔文件和焊盘文件等。
生成制板文件后，您可以将这些文件发送给PCB制造商进行制造。
除了以上的基本步骤，使用Cadence PCB设计工具还有一些技巧和注意事项。
以下是一些建议：
1.确保元件库文件是最新的。
在电子设计中，元件库文件包含了各种元件的参数和模型。
使用最新的元件库文件可以确保您的设计是准确的。
2.分层布局设计。
将元件分布在不同的层上可以提高信号完整性和电磁兼容性。
3. 使用规则检查。
在设计过程中，Cadence PCB设计工具可以进行规则检查，以确保设计符合一些电气和机械规范。
4.注意散热设计。
对于高功率电路板设计，必须考虑散热问题，确保电路板在工作时能够保持适当的温度。
5. 导入和导出文件。
Cadence PCB设计工具可以与其他EDA工具兼容，您可以导入和导出其他软件生成的文件，以便进行协作和交流。
以上是关于Cadence PCB设计工具的简要介绍和基本使用步骤。
通过学习和熟练使用Cadence PCB设计工具，您可以快速准确地设计和布局PCB板，实现您的电子设计目标。
希望本教程能对您有所帮助！。
Cadence16.6教程——PCB篇
Cadence16.6教程——PCB篇PCB操作教程一、导入网表先从原理图导出网表Tools-CreateNetlist只导出网表需要不勾选Create orUpdate PCB Editor Board(Netrev)确认后，在原理图根目录下会生成一个allegro的文件夹，网表就保存在这个文件里。
网表导出后，打开PCB（建议把PCB文件放在allegro刚才生成的allegro文件夹里）File-Import-Logic在Cadence选项卡里Import logic type选Design entry CIS(Capture)Import directory选择网表的文件夹allegro的路径点Import Cadence后导入网表完成二、设置图纸大小Setup-Design Parameters...Display选项卡设置格点大小单击Display选项卡中Setup Grids后面的 ...建议在公制的时候把格点都设为0.1mm，英制的时候格点设为5mil。
不宜过大或过小。
Design选项卡中User Units：选Miles（英制）或Milimeter（公制）Size下其他选项默认即可Extents：LeftX和LeftY是指图纸左下角的坐标，建议用负值Width和Height是图纸大小如果PCB中有器件或其他东西，设置图纸时，需要大于器件的位置，不然会设置不了。
建议图纸大小约为板子大小的2~4倍左右，不宜过大。
三、设置层叠结构Setup-Cross-sectionSubclass Name是叠层的名称，Top和BOTTOM不能修改Type： CONDUCTOR 导电层（一般用于走线层）PLANE 平面层（一般用于电源和地层）两层中间都是DIELECTRICMaterial： AIR 空气COPPER 铜FR-4 玻璃布基板Thickness：厚度（可以不修改）添加或删除叠层，在想添加或删除的叠层上右键Add Layer Above 添加在此叠层的上面Add Layer Below 添加在此叠层的下面Remove Layer 删除此叠层添加叠层后需要把Type和Material设置好设置好后点OK，在Visibility里会显示出来新添加或删除的CONDUCTOR或PLANE层注意：板子的叠层为偶数，不能出现单数叠层，板厂无法制作。
pcb手动布线教程
pcb手动布线教程PCB（Printed Circuit Board）是电子产品中常用的电路板，用于连接和支持电子元件。
手动布线是指在PCB上手工设计和布置电路连接，以实现电子功能。
下面是一个简单的PCB手动布线教程。
首先，准备好设计工具。
你需要一块PCB基板，Brass Stitching Template，尺子，钢笔和铜导线。
其次，确定电路的连接要求。
根据原理图，分析电路中各元件之间的连接关系，将电路板划分为不同的区域，然后决定元件的布局和位置。
然后，使用钢笔在PCB上标记出元件的位置。
根据元件的尺寸和形状，将它们放置在合适的位置，并用铅笔勾勒出边界。
接下来，使用铅笔绘制连接线的路径。
根据电路连接要求，将铅笔沿着需要连接的路径绘制，确保路径不会交叉或重叠。
然后，使用钢笔将电路路径加粗。
这将增加电路的可靠性和稳定性。
确保加粗路径足够宽以容纳所需的电流。
接下来，使用铜导线连接电路。
将导线剪成所需的长度，并借助尺子将它们精确地放置在对应的路径上。
确保导线与电路路径的接触良好。
然后，对于较长的连接线，可以使用Brass Stitching Template增加其稳定性。
将导线穿过模板的孔，然后将模板固定在PCB上，确保导线不会松动。
最后，检查和修复布线。
使用多用途电表测试电路连接的质量和正确性。
如果发现任何问题，可以使用钳子和焊台修复断开的导线或不良的连接。
这样，一个简单的PCB手动布线就完成了。
布线的质量和可靠性对电路的性能和稳定性至关重要，所以务必认真进行每一步。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
点击工具栏的图标按钮，或者选择Setup->Cross-section 菜单，如图4.1所示。
图4.1 层叠结构设置弹出Layout Cross Section对话框，如图4.2所示。
图4.2 Layout Cross Section对话框由于电路板是用手工建立的，所以在Corss Section中只有Top层和BOTTOM层，需要手工来增加6个层，并调整层叠结构。
在Subclass Name 一栏前面的序号上点击鼠标右键，弹出一个菜单，如图4.3所示。
图4.3 增加层可以选择Add Layer Above在该层上方增加一层，可以选择Add Layer Below在该层下方增加一层，还可以选择Remove Layer 删除该层。
在走线层之间还需要有一层隔离层。
最后设置好的八层板的层叠结构如图4.4所示，采用的是方案2的层叠结构。
图4.4 设置好的八层板层叠结构Subclass Name一列是该层的名称，可以按照自己的需要来填写。
Type 列选择该层的类型，有三种：·CONDUCTOR：走线层；·PLANE：平面层，如GND平面；·DIELECTRIC：介电层，即隔离层。
Material列设置的是该层的材料，一般根据实际PCB板厂提供的资料来设置。
Thickness设置的是该层的厚度，如果是走线层和平面层则是铜皮的厚度。
Conductivtl设置的是铜皮的电阻率。
Dielectric Constant列设置介电层的介电常，与Thickness列的参数一起都是计算阻抗的必要参数。
Loss Tangent列设置介电层的正切损耗。
Negtive Artwork设置的是该层是否以负片形式输出底片，表示输出负片，表示输出正片。
在这个板中，POWER1与GND2采用负片形式。
设置好后点击OK 关闭对话框。
4.2 布线规则设置布线约束规则是PCB布线中很重要的一步工作，规则设置和好坏直接影响到PCB信号的好坏和工作效率。
布线规则主要设置的是差分线，线宽线距，等长匹配，过孔等等。
下面一步一步设置这些规则。
约束规则在约束管理器中设置。
选择菜单 Setup->Constraints->Constraint Manager。
或者直接点击工具栏上的图标按钮打开约束管理器，如图4.5所示。
图4.5 打开约束管理器打开约束管理器后的界面如图4.6所示。
图4.6 约束管理器可以看到界面包含了两个工作区，左边是工作簿/工作表选择区，用来选择进行约束的类型；右边是工作表区，是对应左边类型的具体约束设置值。
在左边共有6个工作表，而一般只需要设置前面四个工作表的约束就可以了，分别是Eelctrical、Physical、Spacing、Same Net Spacing。
分别对应的是电气规则的约束、物理规则的约束，如线宽、间距规则的约束(不同网络)、同一个网络之间的间距规则。
为了能更好的使用约束管理器，先做一点基本概念的解释。
4.2.1 对象(object)对象是约束所要设置的目标，是具有优先级的，顶层指定的约束会被底层的对象继承，底层对象指定的同样约束优先级高于从顶层继承下来的约束，一般尽量在顶层指定约束。
最顶层的对象是系统system，最底层的对象是管脚对pin–pair。
对象的层次关系依次为：系统(system)-> 设计(Designe)-> 总线(bus)->网络类(net class)->总线(bus)-> 差分对(differential pair)-> 扩展网络/网络(Xnet)-> 相对或匹配群组(Match group)-> 管脚对(Pin pair)(1)系统(system)系统是最高等级的对象，除了包括设计（比如单板）之外，还包括连接器这些设计的扩展网络、互连电缆和连接器。
(2)设计(Designe)设计代表一个单板或者系统中的一块单板，在多板结构中，每块板都是系统的一个单独的设计。
(3)网络类集合(net class)网络类集合可以是总线、网络扩展网络、差分对及群组匹配的集合。
(4)总线(bus)总线是管脚对、网络或者扩展网络的集合。
在总线上获取的约束被所有总线的成员继承。
在与原理图相关联时，约束管理器不能创建总线，而且总线是设计层次的，并不属于系统层次。
(5)差分对(differential pair)用户可以对具有差分性质的两对网络建立差分对。
(6)扩展网络/网络(Xnet)网络就是从一个管脚到其他管脚的电子连接。
如果网络的中间串接了被动的、分立的器件比如电阻、电容或者电感，那么跨接在这些器件的两个网络可以看成一个扩展网络。
如图4.7所示，网络net1、net2 和net3组成一个扩展网络。
图4.7 Xnet(7)相对或匹配群组(Match group)匹配群组也是网络、扩展网络和管脚对的集合，但集合内的每个成员都要匹配或者相对于匹配于组内的一个明确目标，且只能在【relative propagation delay】工作表定义匹配群组，共涉及了三个参数，目标，相对值和偏差。
如果相对值没有定义，匹配群组内的所有成员将是绝对的，并允许一定的偏差。
如果定义了相对值，那么组内的所有成员将相对于明确的目标网络。
·目标：组内其他管脚对都要参考的管脚对就是目标，目标可以是默认的也可以是明确指定的管教对，其他的管脚对都要与这个目标比较。
·相对值：每个成员与目标的相对差值，如果没有指定差值，那么所有成员就需要匹配，如果此值不为0，群组就是一个相对匹配的群组。
·偏差：允许匹配的偏差值。
(8) 管脚对(Pin pair)管脚对代表一对逻辑连接的管脚，一般是驱动和接收。
Pin pair 可能不是直接连接的，但是肯定存在于同一个网络或者扩展网络中。
分页4.2.2 建立差分对本设计中共有三对差分线信号，分别是DDR内存时钟信号、USB OTG数据信号、USB HOST 数据信号。
在约束管理器中选择Objects->Create->Differential Pair，如图4.8所示。
图4.8 建议差分对弹出Create Differential Pair对话话，如图4.9所示。
图4.9 Create Differential Pair对话框在左上角的下拉框中选择Net，然后在下面的列表框中找到DDR 内存芯片的两个时钟信号网络分别是XM1SCLK、XM1SCLKN 在列表框中双击这两个网络或者单击选中后点按钮加到右边的Selections编辑框中。
在Diff Pair Name编辑框中输入差分对的名字：DDRCLK，然后点击Create 按钮。
点击Close关闭对话框。
其它的两个差分对用同样的方法建立，这里就不重复了。
最后点击左边Eelctrical工作表下的Net->Routing，在右边的工作表中就可以看到设置好的三个差分对。
如图4.10所示。
图4.10 设置好的差分对4.2.3 差分对规则设置建立好差分对后，还需要建立一个专门于差分对的电气规则。
首先点击左边工作表选择区中的Eelctrical工作表下的Eelctrical Constraint Set->Routing->Differential Pair，然后选择菜单Objects->Create->Eelctrical CSet，如图 4.11所示。
图4.11 差分对规则设置弹出Create Electrical CSet对话框，如图4.12所示。
在Electrical CSet编辑框中输入该约束规则的名称：DIFF_FAIR，点击OK关闭对话框。
图4.12 Create Electrical CSet对话框这时候在右边的工作表内我看看到多了一个DIFF_PAIR约束规则，如图4.13所示。
图4.13 增加的DIFF_PAIR规则下面给这个差分对约束规则设置参数。
差分对约束规则参数主要有以下几个：·Uncoupled Length：差分对网络中的不匹配的长度。
即不能按差分对走线的总长度。
·Min Line Spacing：最小的线间距。
·Primary Gap：差分对最优先选择的线间距(边到边间距)。
·Primary Width：差分对最优先选择的线宽。
·Neck Gap：差分对在Neck模式下的线间距(边到边间距)，用于在布线密集区域内切换到Neck模式，这时差分走线的线间距由Primary Gap 设定的值切换到该值。