寄生效应

1.0 双极寄生

在集成电路中，用反偏pn结隔离双极器件，存在一些潜在的寄生效应，同时，在一单外延区域集成一个以上器件也产生了更可能的寄生效应。此寄生效应大多数是以不希望的pnp或npn晶体管出现。所以，这个章节将不着重分析双极晶体管中寄生电容与寄生电阻的混合模式，但会着重关注由寄生pnp或npn管产生的电路工作中的变化。因为结隔离的IC中，所有器件公用一个电衬底，电路同一性直接依赖于版图。

由于这些原因，设计工程师将会仔细观察IC的版图，约占设计工作的50%，可能的寄生以及它们对电路工作的影响将会用容易理解的电子/空穴注入理论完全的评价，连同IC的真正环境以及电路如何在那样的环境中工作一起完整的评价。

1.1 寄生pnp

1.1.1 npn中的寄生pnp

单块结隔离电路的npn管的剖面图如图1.1.1a所示，p隔离和p衬底区域通常相对于npn集电区n外延区域是反偏的。不管怎样，这些隔离和衬底区域指出了在npn结构中可能的寄生pnp管，这个pnp是由npn的p型基区，连同npn的n型外延，以及p型隔离岛/衬底形成的。npn的p型基区既可以是寄生pnp的发射极，也可以是集电极。正常工作下，衬底相对于外延是偏置很负的，如果npn是正向导通，那么，寄生可以看作是一个对衬底的反偏二极管和衬底与外延电容并联。

npn的饱和将会允许寄生pnp管开始工作，当npn饱和，bc结正偏，这也会使两个可能的寄生pnp中的其中一个的be结正偏，如图1.1.1b。npn的基区现在也是衬底pnp的发射极，npn的外延是pnp 的基极，衬底是pnp的集电极。在这种工作模式下，npn基区向外延注入空穴，这个空穴电流的一部分将会在外延复合掉。不管怎样，相当多的空穴将会被衬底/隔离收集。这些空穴来源于npn的正向基极电流，这个结果在npn饱和区Ie

其他可以触发寄生pnp的条件是npn集电极的电位比衬底更低，这种情况下，npn基区是寄生pnp的集电极，衬底是发射极，npn集电极又是寄生pnp的基极，这个将会在后面章节的衬底注入部分描述，这种情况应该避免出现。

在npn正向导通工作时，寄生pnp是反偏的，可以看作是一个反偏的二极管和电容并联。

寄生pnp在npn结构中是必然存在的，不能够消除，通过将深磷保护环完全围住npn管基区，可以减少寄生pnp管的增益。不管怎样，在这个时候，没有关于这种技术的数据资料。

1.1.2npn管中寄生pnp管所引起的问题：

图1.1.2a显示了一个常用的电流镜或比例电流源，如果其中的一个

晶体管，例如，Q4允许进入饱和区，或者集电极连到一个低电位或者接一高阻抗使其终止，那么，之前描述的寄生pnp管将会工作。寄生管可以看作是连了个普通的基本结构，寄生p管的发射极连到电流镜基准的基极。由Q6提供的基极驱动电流现在被寄生p管分流了。这会引起基于Q1的Vbe基准关断。电流镜已经试图通过在饱和n管基区周围加深N+保护环来避免这个问题。在需要高度匹配和精确性电流镜的电路中，这种措施被证明是不适当的。最好的解决方法是将电流镜中任何保护的n管独立分开，这会增加完成功能所需要晶体管的数量，如图1.1.2b。

1.1.3达林顿晶体管

双极版图中一个普通的实例是将晶体管和一个npn达林顿管放到同一个外延岛里。这个技术引入了一个寄生的横向pnp管到电路中。图1.1.3a和1.1.3b。设计者应该意识到这个寄生p管确实存在，并且当Q1饱和时寄生管工作。线性/模拟电路中，需要达林顿管的有效增益或hfe成平方，寄生p管是不需要的，这种类型的电路是有偏的，以至于Q1和Q2工作在线性区，寄生p管将会关断。不管怎样，如果在器件版图中，达林顿管没有适当的实现，寄生p管可能在器件末端当Q1的bc结反偏时导通。图1.1.3b指出有单个集电极接触的npn 达林顿管远离更大的输出达林顿管，有足够大的集电极电流流过，外延和埋层电阻将会是Q1和Q2基区之间的集电区电位比Q1的基区低，这会引起寄生p管工作，获取Q1的基极电流，并且直接流入Q2的基极。这不仅会降低达林顿管的有效电流增益，而且能引起自激。因为

Q1基极驱动的减小会降低总的集电极电流，外延的I*R压降将会减小，这将会关断pnp管，Q2增加的基极驱动电流将会引起集电极电流上升，直到外延的I*R压降又再引起寄生p管工作。在一定的偏置条件下，这将会产生一个电流增益小于期望值的自我限制器件。无论如何，这可能也会产生一个重复周期或自激振荡。当设计一个npn达林顿管时，要确认解决了集电区电阻，并保证有足够的集电极面积，接触和金属化，以至于外延电位不会低到基区以下。

1.1.4合并的npn

在同一外延岛内合并npn管产生的横向pnp管引起的问题，达林顿管不是唯一的情况。图1.1.4a显示了在同一外延岛内合并两个npn管可能引起的的问题。这是个普通的或非门电路。Q1和Q2管的集电极短接在一起，很明显，通过用一个公共的外延区做两个晶体管的集电极可以节约硅面积。基本上，当加信号A或B是高电位（电位足够高，打开Q1或Q2并且饱和），输出C是低。不管怎样，认为如果由高阻抗源驱动，使信号A为高，B为低，（例如B被一个大电阻拉低），在这种条件下，Q1将饱和，Q1的基区将注入空穴到外延，Q2的基区作为集电区收集这些空穴，引起B信号相对于其他逻辑门出高，正向电流将流进Q3和其他任何连到B的npn管的基区。

有种办法可以用来允许同一外延岛内的两个npn管，为了这种逻辑应用而合并，那就是在两个npn的基区之间放置一块p型区域。给这个p型区域适当的偏置，使其收集任何一个npn管基区发射的空穴，阻止寄生电流流到其他基区，偏置在这个额外的p型区域的电位是衬底