基于FPGA的跳频系统快速同步算法设计与实现
基于FPGA的全同步数字频率计的设计与实现
2008年第22卷第2期测试技术学报V o l.22 N o.2 2008 (总第68期)JOURNAL OF TEST AND M EASURE M ENT TECHNOLOG Y(Sum N o.68)文章编号:167127449(2008)022*******基于FPGA的全同步数字频率计的设计与实现Ξ包本刚1,何怡刚2,谭永宏1(1.湖南科技学院电子工程与物理系,湖南永州425100;2.湖南大学电气学院,湖南长沙410082)摘 要: 利用全同步频率测量原理,通过FPGA(F ield P rogramm albe Gata A rray)芯片,运用V HDL语言编程设计一个全同步数字式频率计,消除了±1的计数误差,测频范围在DC～100M H z,给出了各模块的V HDL设计方法和仿真波形.并且可以利用FPGA芯片构成系统板,具有较高的实用性和可靠性.关键词: FPGA;全同步;频率计;V HDL语言中图分类号: T P27 文献标识码:AI m plem en tation of a Com plete Synchron izationD ig ital Frequency M eter Based on FPGABAO B engang1,H E Y igang2,TAN Yonghong1(1.D ep t.of Physics and E lectrical Engineering,H unan U niversity of Science and Engineering,Yongzhou425100,Ch ina;2.Co llege of E lectrical and Info r m ati on Engineering,H unan U nivsity,Changsha410082,Ch ina)Abstract: A com p lete synch ron izati on digital frequency m eter is designed u sing FPGA ch i p by V HDL language p rogramm ing acco rding to the com p lete synch ron izati on m easu rem en t theo ry.It eli m inates±1 coun t erro r w ith an accu rate frequency2m easu ring range of DC～100M H z.T h is paper gives the design app roach by V HDL and the si m u lati on w avefo r m of every m odu le of the m eter.A system board can be m ade w ith the FPGA ch i p,w h ich has h igher p racticab ility and reliab ility.Key words:FPGA;com p lete synch ron izati on;frequency m eter;V HDL0 引 言频率测量不仅在工程应用中有非常重要的意义,在高精度定时系统中也处于核心地位,±1个计数误差通常是限制频率测量精度进一步提高的重要原因.由于测频技术的重要性,使测频方法也有了很大的发展,常用数字频率测量方法有M法、T法和M T(等精度测量法)法.M法、T法和M T法都存在±1个计数误差问题:M法存在被测闸门内±1个被测信号的脉冲个数误差,T法或M T法也存在±1个字的计时误差,这个问题成为限制测量精度提高的一个重要的原因.西安微电子技术研究所的魏西峰先生在2005年提出了全同步频率测量法[1],从根本上消除了限制Ξ收稿日期:2007209211 基金项目:湖南省教育厅基金资助项目(04C512),湖南科技学院科学研究资助项目 作者简介:包本刚(19762),男,讲师,硕士生,主要从事电子设计和测试研究.测量精度提高的±1个计数误差问题,从而使频率测量的精度和性能大为改善.基于对FPGA 器件和EDA 技术以及全同步测频方法的研究[1,6],介绍一种利用FPGA 实现DC ～100M H z 全同步数字频率计的实现方法,并给出实现V HDL 代码和仿真波形.整个系统在研制的FPGA CPLD 实验开发系统上调试通过.本设计采用了高集成度的现场可编程门阵列FPGA (F ield P rogramm ab le Gata A rray )F lex EPF 10k 20TC 14424芯片[3],通过软件编程对目标器件的结构和工作方式进行重构,能随时对设计进行调整,使得本设计具有集成度高,结构灵活,开发周期短,可靠性高的优点.1 全同步测频原理M 法、T 法的测量精度不仅取决于基准时间和计数器的计数误差,还取决于频率的高低,频率不同则精度不一样,M 法在高频段的准确度相对较高,T 法在低频段的准确度较高.M T 法(等精度测量法)则在整个测试频段的精度一样,闸门信号是被测信号周期的整数倍,即与被测信号同步,因此大大减少了误差,但由于只与被测信号同步,而不与标准时钟同步,因此还是存在着±1计数误差.其测频原理图如图1所示,误差计算为Ρ= f x -f ′x f x ×100◊= ∃M 0M 0≤1M 0=1t 0f 0,(1)式中:f x 为被测信号频率真实值;f ′x 为被测信号频率测量值;t 0为闸门时间;f 0为标准时钟频率.由式(1)可知,误差与闸门时间和时钟频率有关,闸门时间越长,标准时钟频率越高,误差越小.由于用等精度测频法时所取的标准时钟频率比较高(10M H z 以上),因此±1计数误差相对很小.标准时钟频率不可能无限制提高,并且随着频率提高,产品成本成倍增加,对于生产应用没有意义.因此本设计用改进的等精度频率测量方法全同步测量来实现数字频率计的设计.在全同步的情况下,闸门信号不仅与被测信号同步,还与标准时钟同步.其原理图如图2所示.图1 等精度测频原理F ig .1 T he equal p recisi on m easurem ent theory 图2 全同步测频原理F ig .2 T he comp lete synch ronizati on m easurem ent theo ry 设开启闸门时脉冲同步时间差为∃t 1,关闭闸门时脉冲同步时间差为∃t 2,脉冲同步检测最大误差为∃t ,则有∃t 1≤∃t ,∃t 2≤∃t .频率测量的相对误差为Ρ= f x -f ′x f x ×100◊= ∃t 1+∃t 2 t 0≤2 ∃t t 0,(2)由式(2)可知,误差只与脉冲检测电路准确度有关.显然,控制来提高频率测量精度是有效的,而且实现起来比提高标准时钟频率更容易.在以上分析的基础上,本设计采用FPGA 来实现全同步数字频率计.其系统原理框图如图3所示.由图3可知,设计的绝大部分由FPGA 完成,只有脉冲同步检测电路由74L S 系列与非门来实现以及显示部分由数码管构成.001测试技术学报2008年第2期2 全同步数字频率计模块设计FPGA 内部模块电路设计原理如图4所示.工作原理如下:被测频率与标准时钟分别送给脉冲同步检测电路与两个计数器,当脉冲同步检测电路检测到被测频率与标准时钟相位同步时,脉冲同步检测电图4 模块电路设计原理图F ig .4 T he p rinci p le diagram of model circuit design 路发出同步信号,2个计数器开始计数,当脉冲同步检测电路再次检测到同步信号时,又发出同步信号,计数器停止计数.同时计数器的计数值锁存到锁存器,时序乘法器从锁存器中取得被测频率的计数值与标准时钟频率进行乘法运算,然后再将乘法器运算所得的值与标准时钟的计数值送给除法器,乘法器的结果为被除数,标准时钟的计数值为除数,运算所得结果就是被测信号的频率,然后再经过20进制转换变成BCD 码,送给数码管显示.本设计采用10M H z 的标准时钟,由于乘法器输入是27位二进制,相当于9位10进制数,而10M H z 的标准时钟为107H z ,因此用被测频率的计数值乘以108可得到一位小数点.以下介绍各模块电路的功能及实现过程.2.1 脉冲同步检测电路脉冲同步检测电路如图5所示.U 1～U 8为74L S 系列与非门,同步检测电路利用门电路的延时来构成.当被测信号及标准时钟都处图5 脉冲同步检测电路F ig .5 Pulse synch ronizati on check circuit在低电平时,U 1,U 2输出为高电平,U 3,U 4的输出为高电平,U 5,U 6输出为低电平,则U 8输出为低电平.当被测信号(F x )及标准时钟的上升沿同时到来时,由于门电路具有延时特性,因此U 1,U 2并不马上变为低电平,而是要经过一个延时才变为低电平.于是U 3,U 4的输入端都是高电平,则U 3,U 4输出为低电平,U 5,U 6的输出为高电平,则U 8输出为高电平.但是当且仅当F x 与CL K 的上升沿在在延时时间内同时到达时U 8才会输出高电平.74L S 系列与非门的延时最小为4n s ,最大为15n s ,因此最大误差为11n s .根据式(2)得Ρ=2 ∃tt 0=2×11×10-9t 0=22109t 0.(3)当t 0为1s 时,其精度可达到10-7,如再减小相位误差,则可提高频率计的精确度.2.2 FPGA 芯片内部模块电路设计和仿真结果模块电路经过V HDL 编程,得到各模块的V HDL 设计实体(其中的各个模块都是针对本设计专门开发的),然后对各模块的设计实体在M A X +PLU S 中进行仿真,验证各模块的正确性.最后再设计一个顶层文件把各模块按图4连接起来,便构成了一个全同步数字频率计的FPGA 内部硬件电路.图6给出顶层文件的仿真结果,由仿真结果看出,124×108÷93=13333333,但是由于使用的是10M H z 的晶振,因此还有一位小数点最终显示的结果应该是1333333.3H z .图6可知,小数位在数码管的第二位上有效,其余位均无效.仿真结果与期望结果一致.至此,本设计得到成功验证.101(总第68期)基于FPGA 的全同步数字频率计的设计与实现(包本刚等)图6 仿真结果F ig .6 Em ulate result3 结束语利用AL T EA R 公司的FPGA 芯片F lex EPF 10k 20TC 14424[5],使用V HDL 语言设计了全同步数字频率计,在M A X +PLU S 中进行了各模块的仿真,达到了预期结果.全同步数字频率计是目前精度最高的频率计之一.在高速时钟随处可见的现代电子系统,有着非常广泛的研究价值.从某种程度上说它是以牺牲时间来换取精确度的,但一般情况下测频系统对时间的要求并不高,并且由于电子系统对系统时钟的准确度越来越高,因此全同步数字频率计有着广泛的应用空间.参考文献:[1] 魏西峰.全同步数字频率测量方法的研究[J ].现代电子技术,2005,203(12):1012105.W ei X ifeng .Comp lete synch ronizati on digital frequency m easure m ethod ’s research [J ].M odern E lectronic T echnique ,2005,203(12):1012105.(in Ch inese )[2] 徐成,刘彦,李仁发,等.一种全同步数字频率测量方法的研究[J ].电子技术应用,2004,38(12):43246.Xu Cheng ,L iu Yan ,L i R enfa ,et al .A comp lete synch ronizati on digital frequency m easure m ethod ’s research [J ].P licati on of E lectronic T echnique ,2004,38(12):43246.(in Ch inese )[3] A ltera Co rpo rati on .FL EX 10K P rogramm able L ogic D evice Fam ily D ata Sheet [EB OL ].200721213.h ttp : www .altera .com .cn p roducts devices flex 10k f 102index .h tm l.[4] 谢小东,李良超.基于FPGA 的等精度数字频率计设计[J ].实验科学与技术,2005,3(z 1):1772179.X ie X iaodong ,L i L iangchao .D esign of frequency m eter w ith equal p recisi on m easurem ent based on FPGA [J ].Experi m ent Science &T echno logy ,2005,3(z 1):1772179.(in Ch inese )[5] 莫琳.基于FPGA 的等精度频率计的设计与实现[J ].现代电子技术,2004,177(10):81283.M o L in .D esign and realizati on of frequency m eter w ith equal p recisi on m easurem ent on FPGA [J ].M odern E lectronic T echnique ,2004,177(10):81283.(in Ch inese )[6] 黄智伟.FPGA 系统设计与实践[M ].北京:电子工业出版社,2005.[7] 潘松,黄继业.EDA 技术实用教程[M ].北京:科学出版社,2002.201测试技术学报2008年第2期。
基于FPGA的DDS跳频系统设计
基于FPGA的DDS跳频系统设计作者：郭明昊来源：《科学与财富》2020年第13期摘要：跳频通信具有良好的抗干扰、抗多径衰落、抗截获等能力和同步迅速等特点，广泛应用于军事、交通、商业等各个领域。
跳频系统通过伪随机码对待传输信号进行频谱扩展。
频率合成器是跳频系统的关键，直接影响到产生频率的准确度和跳频信号的稳定性，在跳频频率合成器中，直接数字式频率合成器（Direct Digital Synthesizer DDS）使用最为广泛。
DDS具有简单可靠、控制方便、高分辨率和高转换速度的特点，非常适合跳频通信的要求。
关键词：FPGA;DDS;跳频1、引言最初的无线电通信采用单频通信方式，即载波为固定频率的信号源，只能在特定频率下进行通信。
军事上常用的电子侦察手段、无线电干扰和反辐射攻击等方式可以很容易对信号进行干扰，严重影响通信质量。
因此，目前迫切需要一种新的通信方式来对抗干扰或跟踪，跳频技术凭借其强大的抗干扰能力引起广泛重视，跳频通信在通信时使频率进行不间断的、随机的跳变，增强抗干扰、防跟踪能力，这也是现代军事无线通信抗干扰常用的方式之一。
2、直接数字式频率合成器设计2.1、DDS概述DDS是一种把一系列数字信号通过DAC转换成模拟信号的合成技术。
利用硬件电路代替计算机软件运算过程，即利用高速存储器做查询表，这是目前使用最广泛的一种直接数字频率合成方法。
2.2、DDS基本原理首先，为了统一表述，本文设系统频率（FPGA系统时钟速率）为fclk ，DDS期望输出频率为fd ，DDS实际输出频率为fout 。
设DDS的相位累加器位宽为n，频率控制字为k，相位控制字为POFF，相位累加器输出值为P。
由于相位累加器为2进制数，将其代表的归一化弧度制角度设为θ（p），单位为rad。
设相位增量为△θ，频率分辨率为△f 。
它们所代表的含义，将会逐一在本节中介绍。
我们都知道数控振荡器信号一般为正（余）弦波，表达式为：在初始相移θ0 一定的情况下，函数相位是时间的线性函数所以在足够小的时间间隔△t 中，信号的相位增量与频率函数关系如下：可以推出：在DDS中，△t 其实就是采样周期，故的倒数可以表示为fclk 。
基于FPGA的超高速跳频接收机设计与实现
的超高速跳频接收机设计与实现HUANG W，ZHAO W C，WU Z，et al.Design and Implementation of Ultra-High Speed Hopping Receiver Based on）：61 - 64，68.DOI：10. 16311/j. audioe. 2021. 01. 015的超高速跳频接收机设计与实现伟，赵文超，吴 政，黄忠凡武汉中原电子集团有限公司研发中心一所，湖北跳频通信设备面临的电磁环境极为复杂，Gate Array，FPGA）的超高速跳频通信系统。
相比于其他频率合成器，（Direct Digital Synthesizer，DDS）的切换速度较快，波形实际跳速超过可以增强系统容错性，采用其满足波形设计要求，可达到良好的跳频通信性能。
码；MSK解调Design and Implementation of Ultra-High Speed Hopping Receiver Based on FPGAHUANG Wei, ZHAO Wenchao, WU Zhen, HUANG Zhongfan(Wuhan Zhongyuan Electronics Group Co.,Ltd.,Wuhan 430205,China)In the era of information and intelligence, the electromagnetic environment faced by frequency hopping communication equipment is extremely complex, and increasing the hopping speed can enhance its anti-interference performance. Based on this, this paper studies the ultra high speed frequency hopping communication system based on FPGA. Compared with other frequency synthesizers, Direct Digital Frequency Synthesizer(DDS) has faster switching speed and is very suitable for implementing ultra high speed frequency hopping. The actual hopping speed of this waveform exceeds 70 000 hops per second. The RS code is used as its encoding and decoding method to enhance the fault tolerance of the system, and the MSK modulation and demodulation method makes the waveform envelope constant and easy to transmit. From the experimental simulation and FPGA project resource consumption analysis, both meet the waveform design requirements and can achieve good frequency hopping communication performance.ultra high speed hopping; DDS frequency synthesizer; RS code ; MSK demodulation本适应当时的作战环境需求。
基于FPGA的跳频复用系统的设计和实现的开题报告
基于FPGA的跳频复用系统的设计和实现的开题报告1. 研究背景随着通信技术的发展和普及，人们对高速、可靠、安全的数据通信的需求越来越迫切。
跳频复用技术是一种广泛应用于军事和民用通信的频谱利用技术，其克服了频率干扰和窃听的问题，被广泛应用于卫星通信、雷达、无线电通信等领域。
FPGA（Field Programmable Gate Array）是一种可编程逻辑芯片，具有高速、低功耗、灵活性强等优点，被广泛应用于数字信号处理、嵌入式系统等领域。
本文拟基于FPGA设计和实现一种跳频复用系统，旨在提高系统的性能和可扩展性，满足现代通信的需求。
2. 研究内容本文拟实现一个基于FPGA的跳频复用系统，具体研究内容包括：（1）跳频技术原理和算法研究：介绍跳频技术的基本原理、跳频序列的生成方法和频率跳变算法。
（2）FPGA系统设计：设计基于FPGA的跳频复用系统的主要模块，包括频率跳变模块、跳频序列生成模块、调制解调模块等。
（3）系统性能测试：对跳频复用系统进行性能测试，包括频率跳变的速度、跳频序列的随机性、误码率等指标的测试，并分析测试结果。
3. 研究意义FPGA技术的发展为跳频复用系统的实现提供了更为灵活的方式，可以根据需求进行定制化设计，提高系统的性能和可扩展性。
本研究的跳频复用系统可以广泛应用于通信领域，为现代通信提供更为可靠和高效的数据传输方式。
4. 研究方法本研究主要采用文献研究和实验研究相结合的方法。
首先对跳频技术原理和算法进行研究、对跳频复用系统进行需求分析和架构设计，然后进行FPGA系统的搭建和验证，最后对系统进行性能测试和数据分析。
5. 预期结果本研究的预期结果是设计并实现一个基于FPGA的跳频复用系统，并对系统进行性能测试和分析，提高系统的性能和可扩展性，为现代通信提供更为可靠和高效的数据传输方式。
FPGA的时钟频率同步原理研究与设计实现
FPGA的时钟频率同步原理研究与设计实现
引言
网络化运动控制是未来运动控制的发展趋势，随着高速加工技术的发展，对网络节点间的时间同步精度提出了更高的要求。
如造纸机械，运行速度为1 500～1 800m／min，同步运行的电机之间1μs的时间同步误差将造成30 μm的运动误差。
高速加工中心中加工速度为120 m／min 时，伺服电机之间1μs的时间同步误差，将造成2 μm的加工误差，影响了加工精度的提高。
分布式网络中节点的时钟通常是采用晶振+计数器的方式来实现，由于
晶振本身的精度以及稳定性问题，造成了时间运行的误差。
时钟同步通常是选
定一个节点时钟作为主时钟，其他节点时钟作为从时钟。
主节点周期性地通过
报文将主时钟时间发送给从节点，从节点接收到报文后，以主时钟为基准进行
延迟补偿，然后将计算出的新时钟值赋给从时钟。
这种同步方法造成了从时钟
计数值的不连续，即会出现重复(从时钟晶振频率快于主时钟)或跳跃(从时钟晶
振频率慢于主时钟)，而且这种方法并没有从根本上解决时钟频率的不同步问题，因此要进一步提高同步精度很困难。
本文研究了一种可对频率进行动态调整的
时钟，通过对时钟频率的动态修正，实现主从时钟频率的同步，进而实现时间
同步。
1 时钟同步原理
要实现两个时钟的同步，一是时钟的计数值要相同，二是计数增长速率
要相同。
如图1 所示，设主时钟的频率为f，从时钟频率在Nn-1 到Nn 时间段
为fn-1，在Nn 到Nn+1 为fn，SyncDelay 为同步报文从主站到从站的延迟时间，可以通过延时测量帧采用往返法测量得到，从时钟要在Nn+1 时刻达到与主时
钟相等，那么有：。
基于FPGA的跳频通信频率合成器实现
领域倍受青睐 。跳频通信是扩频通信 的重要分 支 ， 具有保 密
性 好 、 易 受 远 近 干 扰 和 多 径 干 扰 的 影 响 等 突 出 优 点 ” 。直 不
接数字频率合成器技 术 ， 率切换 速度快 ， 容易提 高频 率 频 很
分辨 率 。在 某 些 场 合 ， 用 芯 片 的 控 制 方 式 是 固 定 的 ， 工 专 在
～
周 期至少取 ８点 ） 。外部 电路 输入 有频 率 控制 字 ７ ． ．
０ ， ］ 相位控制字 Ｐ ７ ． ］ ［ ．０ 经 累加器 Ｌ Ｄ Ｋ［． ０ 。Ｋ ７ ． ］ Ａ Ｄ输 出， 经加法器累加相位控 制器 Ｐ ７ ． ］ 为波 形查找 表 的地 Ｋ［ ． ０ 作 址， 波形数据 ｑ ７ ． ］ 外部 Ｄ Ｃ转换 和低通 滤波 得到 调 ［ ．０ 经 Ａ
（ ＮＫ） ， ２ ／ 频率ｆ ＝（ ／ ， ｏ Ｋ ２ ） 频率合成器的最
＝ ２ ／ 。
小分辨率 ｉ＝ ，２ ， Ｋ＝ 时， ｆ／ 当 ２ 频率合成器最高的
基波合成频率 ｆ ｏ
２ 跳频 通信 频 率合成 器 的 Ｆ Ｇ 电路设计 ＰＡ
图 ２给 出 了频 率 合 成 器 核 心 单 元 的 Ｆ Ｇ 电路 设 计 图 。 ＰＡ
图 ３中 初 相 为 ０， ４中初 相 为 ２ｒ２ ， 图 ￣ 。 频率 为 图 ３的一 ／
半 。仿真结果可 以看 出本文提 供的设计 理论及 设计 电路不 但正确 、 可行 ， 并具有 良好 的性能参数 。
波形存 储器查 找表 由 Ｒ Ｍ 构成 ， Ｏ 内部存有 跳频信号所 需的
率合成器输 出一 个正 （ ） 波。输 出的 正 （ ） 余 弦 余 弦波周 期
＝
作方式 、 率控制等方面与系统的要求差距很大 。用 高性能 频 的 ＦＧ Ｐ Ａ器件设计符合 自己需要 的频率 合成 器 电路 就 是一 个很好 的解决 方法 Ｊ它的可重配置性结构能方便地实现各 ，
基于FPGA的跳频控制电路设计
ｓ ｓｅ ．Ｔ ｉ ｐ ｐ ｒｃｍｐｅｅ ｈ ｏ ｔ ｌ ｉ ｕ ｙ ｕ ｉｇ ｔｅｈ ｒ ｗａｅｄ ｓｒ ｔ ｎ ｌ ｇ ａ ｅＶＨＤ ｔｔ ｅ ａｔ ｓ Ｉ ｙ ｔｍ ｈ ｓ ａ ｅ ｏ ｌｔｓ ｅｃ ｎ ｒ ｒ ｉ ｂ ｓ ｈ ａ ｄ ｒ ｅ ｃｉ ｉ ｎ ｕ ｇ ｔ ｏ ｃｃ ｔ ｎ ｐｏ ａ Ｌ ａ ｈ ｒ Ｑｕ ｕ Ｉ
ｉｔｇ ａｅ ｅ ｅｏ ｍｅ ｔｐａｆｒ ｎ ａｄ ｒ ｌｔｏ ｍ ｉｈ ｉ ｃ ｍｐ ｓ ｄ ｏ ｏ ｅ ｃ ｉ ｆＡｌｅａＳ ｃ ｃｏ ｅ ｆｍｉ ｎ ｅ ｒｔｄｄ ｖ ｌｐ ｎ ｌｔｏｍ ａ ｄ ｈ ｒ ｗａｅ ｐａｆ ｒ ｗｈｃ ｓ ｏ ｏ ｅ ｆｃ ｒ ｈｐ ｏ ｔｒ ’ ｙ ｌｎ ａ ｌ ｙ
Ａｂｔａ ｔ ｙ ｃ ｒ ｎｚ ｔ ｎ ｉ ｔ ｅｋ ｙｔｃ ｎｑ ｅ ｏ ｅ ｕ ｎ ｙｈ ｐ ｉｇｃ ｍｍｕ ｉａｉｎｓ ｓｅ Ｔｈ ｓｐ ｐ ｒｅ ｔｂ ｉ ｅ ｈ ｓｒ ｃ ：Ｓ ｎ ｈ ｏ ｉａｉ ｈ ｅ ｅ ｈ ｉｕ ｓｆｒｆ ｑ ｅ ｃ ｏ ｐｎ ｏ ｏ ｓ ｒ ｎｃ ｔ ｙ ｔｍ． ｉ ａ ｅ ｓａ ｌ ｈ ｓｔ ｅ ｏ ｓ ｓａｅｍ ａｈｎ ｆ ｒｑ ｅ ｃ ｏ ｐｎ ｙａ ａｙ ｉｇｔ ｅｒｑ ｉｅ ｎ ｆｃ ｎ ｒｌ ｉｃ ｉ ｒｆｅ ｕ ｎ ｙｈ ｐ ｉｇ ｃ ｍｍｕ ｉａｉｎ ｔｔ ｃ ｉｅｏ ｅ ｕ ｎ ｙｈ ｐ ｉｇｂ ｎ ｌｚｎ ｈ ｅ ｕｒｍｅ ｔｏ ｏ ｔｏ ｒｕｔ ｏ ｒｑ ｅ ｃ ｏ ｐｎ ｏ ｆ ｃ ｆ ｎｃ ｔ ｏ
包括 ： 频图 案 的构 造 、 跳 跳频 同步 的 实 现 、 频 电台 组 网 。 跳 对 于跳频 的控制 将 直 接 影 响到 跳 频 同 步及 跳 频 组 网 的实
第８２ ２年１ ０跳频同步是跳频通信 的关键技术 ， 对跳频的控制直接影 响到跳 频同步 。通过对跳 频控 制 电路 的控制要求进
FH—OFDM系统同步算法研究与FPGA实现
ｐ ｘｎ ， Ｆ Ｍ） ｌ ｉｇＯ Ｄ 技术凭 借其 在频 率 选择 性 衰落 信道 中 的 ｅ
优秀 ｌ 生能已经得到 了人们的广泛关 注 ， 成为下一代移动通 信 系 统 的 核 心 技 术 之 一。 以 Ｏ Ｄ 为 支 撑 技 术 的 ＦＭ ＩＥ ８２ １ 和 ＩＥ ８ ２ １ Ｅ Ｅ ０ ． １ Ｅ Ｅ ０ ．６系列 标准 已经 在商业 领 域得 到了成 功应用 。而在军事领域 中， 了对抗敌方所 可 为
以及各 个符 号的起始位置 。
【 关键词 】跳 频； 正交频分复用 ； 同步；Ｐ Ａ ＦＧ 【 中图分类号 】Ｔ ９４４ Ｎ １．１
【 文献标识码 】Ａ
Ｓ ｎｃ ｏ ｉ ａ ｉｎ ｓ ａ ｃ ｎｄ ＦＰＧＡ ｍｐｌｍｅ ｔ ｉ ｎ ｆ ｙ ｈｒ ｎ ｚ ｔｏ Ｒｅ ｅ ｒ ｈ ａ Ｉ ｅ ｎ ａｔｏ ｏｒ ＦＨ－ＯＦＤＭ ｙ ｔ ｍ Ｓ ｓｅ
【 ｂｔ ｃ】Ｓｎｈｏｉｔｎａ ｏｉｍ ｒｉｉｇ ｎ ｅｕｎｙ ｏｐ ｇ ｎＦ — Ｆ Ｍｓｓ ｍａ ｉｕｓ ．Ｓｎ ｕｓ ｉｅｐ ｉｄ ｓｉｉ ｆｅｃ Ａ ｓ ａｔ ｙｃｒｎ ａｏ ｌ ｒｈ ｓｏ ｔ ｎ ｄｒｑｅｃ ｐｉ Ｈ Ｏ Ｄ ｔ ｒ ｄ ｃｓ ｄ ｙｃ ｌ ｌｔ ｍｎ ｒ ｅ ｎｅ ｒ ｚ ｉ ｇ ｔ ｆ ｍ ａ ｆ ｈ ｎｉ ｙｅ ｅ ｓ ｅ ｐ ｅｓ ｘ ｏｅ ａ ｔ ｇ ｅ ｒ
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基于FPGA发生器的混沌跳频序列的设计与实现
基于FPGA发生器的混沌跳频序列的设计与实现凌聪，准会员，IEEE和吴晓芙摘要：基于混沌的伪噪声（PN）序列是传播频谱（SS）通信行列中最有前途的一种通信方式。
本文涉及混乱频率的设计和实现跳频（FH）的序列发生器两方面，它们都与当前的FH / SS技术兼容。
一个简单的发电机，采用的是非线性自回归（AR）的过滤器结构，这是以随机序列模型和度量熵随机序列的生成为基础的。
传统的PN序列干扰发生器要符合序列履行期间和家庭规模的跳频要求。
此外，基于混沌的跳频序列发生器原型可以应用于可编程门阵列（FPGA）和各种执行测试中。
发生器产生长期的跳频序列均匀分布在可用带宽中，它具有大型线性复杂度以及最理想的汉明等相关属性。
这些结果表明，成本效益性能良好的发电机有潜力被纳入到现有的FH系统中。
关键词：混沌，现场可编程门阵列，频率跳通信，随机生成序列。
1.引言在过去十年的研究中，我们得出了即将在混沌通信方面占主导地位的是数字的结论，因为混沌非线性固有的参数在电子设备中不会出现再生困难的现象，同时也可以提供确切的偏差，唯一的数字模拟系统的混沌信号计划是与现代通信系统兼容的。
其中的各种数字化应用，主要有两个，即混沌加密的安全性和基于混沌伪噪声（PN）序列扩频（SS）通信，这两方面即将被纳入现有的系统中，因为他们对其他正弦变化载波通信系统[1]功能块不做要求。
新的世纪的开始，我们应该看到基于混沌通信在某些环境下的系统是可以实现的现实。
PN序列被广泛的用于扩频码直接序列（DS）的SS系统和跳频模式跳频（FH）系统[1]中。
基于混沌的设计提供近似非线性PN序列的一类新正交性，尤其是宝贵的异步码分多址接入（CDMA）系统。
对于DS序列[2]-[4]或FH[5]系统的积极探索和研究的结果是令人鼓舞的。
当前的SS系统集成了这些序列。
混沌PN序列的相关特性类似，在某些情况下，甚至比他们的线性更好。
混沌序列的精确设计和分析在传统的代数方法下一般是不可能实现的，研究人员或多或少的依靠统计方法。
基于FPGA的变速跳频通信处理器的设计与实现
基于FPGA的变速跳频通信处理器的设计与实现黄昌龙;赵利;蔡昆宏【期刊名称】《计算机工程与设计》【年(卷),期】2012(33)12【摘要】基于软件无线电体系结构,在传统常规跳频系统的基础上,引入变速跳频机制,设计了一种变速跳频系统方案.结合常规跳频系统的设计方法,完成了变速跳频系统中各关键模块的设计,并利用Xilinx公司推出的用于数字信号处理的系统生成器(system generator)设计工具,在现场可编程门阵列(FPGA)平台上对系统中的核心变速跳频通信处理器模块进行建模设计和仿真验证,仿真实验结果表明,该方案设计合理可行,对变速跳频系统的设计开发具有一定的参考价值.由于采用面向模型的开发工具System Generator,相比于传统的语言开发设计过程,可大大缩短开发周期,节约成本.%In the architecture of software defined radio (SDR) , a variable-rate frequency hopping system scheme is designed by introducing a variable-rate frequency hopping regime based on the conventional frequency hopping system. Combined with design methods of the conventional frequency hopping system, the key modules of the variable-rate frequency hopping system are designed. Moreover, the variable-rate frequency hopping communication processor that is the kernel module of the system is modeled and simulated on the FPGA platform by utilizing the tool of system generator that Xilinx company developed for digital signal processing. The simulation results show that this scheme is adequate and feasible and it helps the future development of the variable-rate frequencysystem. Since the model-oriented tool of System Generator is used, compared with the conventional language design procedure, it can greatly shorten the development cycle and save the cost.【总页数】6页(P4520-4525)【作者】黄昌龙;赵利;蔡昆宏【作者单位】桂林电子科技大学信息与通信学院,广西桂林541004;桂林电子科技大学信息与通信学院,广西桂林541004;桂林电子科技大学信息与通信学院,广西桂林541004【正文语种】中文【中图分类】TN914.41【相关文献】1.基于FPGA的差分跳频通信关键模块设计与实现 [J], 修养;蒋强;冯永新;钱博2.基于数字信号处理器技术的直接数字合成快速跳频通信信号源 [J], 周芸;路青起3.基于FPGA和Si4463的跳频语音通信系统设计与实现 [J], 李昌华;姬中凯;王艳峰;王平4.基于FPGA的跳频电调滤波器控制软件的设计与实现 [J], 孙明亮;王学超;白帆5.基于FPGA的超高速跳频接收机设计与实现 [J], 黄伟;赵文超;吴政;黄忠凡因版权原因，仅展示原文概要，查看原文内容请购买。
超短波跳频电台同步系统的FPGA实现
１ 相 关检 测 方 案设 计
１ １ 相关 检 测原理 ．
ｗａ ｅ ｗｏ ｌ ｅｒ ａ ｈ ｙ ｃ ａ ｇ ｎ ｈ ｒ ｇ ａ ． ｒ ｕｄ ｂ ｅ ｃ ｅ ｂ ｈ ｎ ｉｇ ｔ ｅｐ ｏ ｒｍ ｄ
Ｋｅ ｏｄ ： ｒ ｌ ｉｎ ｄ ｔ ｔ ｎ ｉ ｓｎｈ ｏ ｉ ｔ ｎ ｉ ｒ ｒｍｍａ ｌ ｇ ｔ ａｒｙ Ｆ ＧＡ） ｙｗ ｒｓ ｃ ｒ ａ ｏ ｅｅ ｉ ；ｂｔ ｙ ｃ ｒｎｚ ｉ ；ｆ ｐｏ ａ ｏ ｅｔ ｃｏ ａｏ ｄｄ ｇ ｂｅ ａｅ ｒａ （ Ｐ ：
１ 北方交通大学 电千信息ｌ ． Ｔ程学院 ； 理学 院， 北京 １０ ４ ） ０ ０ ４
摘
要： 采用 Ｆ Ｇ 实现 了超短 波跳 频 电 台 同步 系统 中的 相 关检 剥 厦 位 同步 系统 ． 传 统 方 ＰＡ 与
式相比， 高了系统的检 测速度和 可靠性 ， 提 有效地减 小 了虚捡和误捡 率， 比特 同步精 度小于
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第２ ６卷 第 ３期 北来自方交 通太
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报
文章编号 ：０ ０ １０ （０２ ０ ０６０ １ ０ ５ ６ ２ ０ １３０ ０ ５
超 短 波 跳频 电台 同步 系统 的 Ｆ Ｇ 实现 Ｐ Ａ
娄淑 琴 盛 新 志 刘 雪 莲 赵 荣黎 ， ， ，
Ｆ／６ １ ，实现 了同步 系统 的跟 踪调 整 ． 系统 设计 是在 电子设 计 自动化 软件 平 台上使 用 ＶＨＤＩ语
言进行 硬件描 述 实现 的 ， 得硬 件 升级 实现软 件化 ． 使
关键词 ： 关检 测 ； 同步 ： 场可编 程 门阵列 （ Ｐ ） 跳频 电台 相 位 现 Ｆ ＧＡ ；
基于软件无线平台的多跳速跳频同步系统的设计与实现的开题报告
基于软件无线平台的多跳速跳频同步系统的设计与实现的开题报告一、研究背景和意义随着物联网、智能家居等技术的发展，无线传感器网络（WSN）在各个领域越来越得到广泛应用。
WSN可以实现对物理环境的监测、控制和数据采集等应用。
而多跳网络是WSN的一种重要形式，它由多个无线节点组成，并通过节点之间的路由进行数据传输。
多跳网络在覆盖面积大、节点密度高的环境中能够保证传输可靠性，提高网络的可扩展性和灵活性，因此得到了广泛的研究和应用。
多跳网络中节点之间的通信是通过无线信号进行的，而无线信号在传输过程中会受到诸如信噪比、多径效应、干扰等因素的影响，导致数据传输错误率增加，从而降低网络的性能。
同时，多跳网络中的节点也需要进行同步，以保证数据传输的准确性和时效性。
因此，需要采用一种高效的同步机制来满足多跳网络中节点之间的通信需求。
为了解决上述问题，本文提出基于软件无线平台的多跳速跳频同步系统的设计与实现。
本系统结合软件无线平台的优势，采用速跳频技术和同步机制来保证数据传输的稳定性和可靠性。
此外，本系统还采用多跳网络的机制来提高网络的可扩展性和灵活性，使得本系统可以适用于不同类型的应用场景。
二、研究内容和方法本文的研究内容主要包括：多跳速跳频同步系统的设计和实现、同步机制的研究和优化、性能测试和分析等。
具体来说，本文将采用以下方法实现研究内容：1. 基于软件无线平台进行系统设计和实现：本文将采用软件无线平台进行系统设计和实现，利用该平台的优点可以快速开发无线应用，便于系统实现和调试。
2. 采用速跳频技术：本文将采用速跳频技术，通过改变载波频率来实现对信号的频率扩展，从而改变信号的频谱形状，提高信号传输的稳定性和可靠性。
3. 研究同步机制：本文将研究同步机制，包括基于节点间的时间同步和基于控制信号的频率同步等方法，以保证节点之间的数据传输准确性和时效性。
4. 性能测试和分析：本文将对系统进行多方面的测试和分析，包括链路质量、延迟、能耗等指标，以评估系统的性能和优化方案。
组网跳频电台同步过程的设计及实现
Ａｌ ｅｆ ｍｅｓ ｕｔｒ ｎ ｅｓ ｔ ｌ ｃｔ ｎｍｅｈ ｄａｅｄ ｓ ｎ ｄ Ａｃｏｄ ｇｔ ｍｅｄｖｓ ｎｍｕｔ ｌ ａｃｓ （ Ｄ ｓ ｔ ａ ｔ ｃｕｅａｄｔ ｌ ｌ ａ ｏ ｔｏ ｒ ｅｉ ｅ ． ｏｈ ｌ ｒ ｈ ｏ ａｏ ｉ ｇ ｃｒｉ ｔ ｉｉ ｏ ｌｐｅ ｃｅｓ Ｔ ＭＡ） ｐｏｏｏ ｎ ｏｉ ｉ ｉ ｒｔｃ ｌ
计 算 机 工 程 与 设 计 Ｃ ｍ ｕ ｒ ｎｉ ｅｎ ｄ ｅｉ ２ １， ｏ． ， ｏ ２６ ｏ ｐｔ Ｅ ｇ ｅｒ ｇ ｎ Ｄ ｓ ｎ ０ １ Ｖ １ ２ Ｎ ． ９ １ ｅ ｎ ｉ ａ ｇ ３ ９
组网跳频电台同步过程的设计及实现
何 苏 勤 ， 张海 庆
（ 京化 工 大 学 信 息科 学 与技 术 学院 ，北 京 １０ ２ ） 北 ００９
０ 引 言
跳 频 通 信 具有 频 谱 资源 共 享 、 干 扰 、 截 获 的特 点 ， 抗 抗 当前 在 很 多 领 域 已 得 到 了广 泛 的 应 用 。 频 通 信 组 网 时 ， 采 用 时 跳 多 分 多 址 接 入 （ｍｅｄ ｉｏ ｌｐ ｃｅｓ １） ） 网 ， 基 于 ｔ ｉｓ ｎｍｕｉｌ ａｃｓ， １ＭＡ 组 ｉ ｖｉ ｔｅ 在 Ｔ ＭＡ的 跳 频 通 信 系 统 中 ， Ｄ 各个 电 台 必须 在分 配 的 时 隙 中发 送
基于FPGA同步电路的实现
为所 有 的触 发器 的时钟端都 接在 同一 个主时钟 上。 相 比异 步设 计 来说 ，同步设 计 有许 多 的优 点 ， 同步 是通 信系统 中一 个重要 的问题 。在 数字通信 中 ，
性 ，以及 提 高 硬件 开 发 的速 度 和 降 低 系统 的成 本 。
ｅＦ Ｇ ｗ Ｐ Ａ的同有优点使 其得 到越来越 广泛 的应用 。 对于 ＦＧ Ｐ Ａ设 计 ，同步 设 计 将 优 于异 步 设 计 。
ｒｄ ｃ ｈ ｕｒ ｎ ｉｅｒｒ ａｅ （Ｅ ）． ｅ ｕ ｅｔｅｂ ｒ ａ ｄｂｔ ｒ ｔ Ｂ Ｒ ｏｒ
Ｋ ｅ ｒ ｓ Ｆ ＧＡ； ｉ ｓ ｎ ｈ ｏ ｉａｉｎ Ｐ Ｌ ｙ ｗｏ ｄ ： Ｐ ｂｔ ｙ ｃ ｒｎ ｚｔ ； Ｌ ｏ
１ 引 言
近年 来 ，随着 超大 规 模 集成 电路 的发展 ，Ｆ — Ｐ Ｇ ／ Ｐ Ｄ等可 编程逻 辑器 件 的资源也 有 了极大 的发 ＡＣ Ｌ 展 ，Ｆ Ｇ Ｐ Ａ在开 发 阶段 具 有安 全 、方 便 、可 随 时修 改 设 计 等不 可替 代 的优 点 ，在 电子 系统 中采 用 Ｆ — Ｐ Ｇ Ａ可 以极 大 地 提升 硬件 系统设 计 的灵 活性 、可 靠
ＬＵ Ｒ －ｉ Ｉ ｕｊ ｎ （Ｅ Ｒ Ｉ ｕ ｎ ｚｏ ６ ０ ｈｎ） Ｃ Ｐ Ｅ ，Ｇ ａ ｇｈ ｕ５ ０ １ ，Ｃ ｉａ １
Ａｂ ｔａ ｔ Ｓ ｎ ｈｏ ｉ ｔ ｎ ｓ ｉ ｏ ｈ ｍａｏ ａｔ ｎ ｏ ｍｕ ｉａｉ ｓ Ｂ ｓ ｅ ｃｒ ｅ ｓｒ ｃ ： ｙ ｃｒｎｚ ｉ ｉ ｌ ｆ ｅ ａｏ ｏｅ ｔ ｊｒ ｒ ｉ ｐ ｓ ｃｍ ｎｃｔ ｎ ． ｅｉ ｓ ａｒ ｒ ｏ ｄ ｉ
数字跳频快速同步方案设计与FPGA实现
数字跳频快速同步方案设计与FPGA实现
李瑾;赵明生;赵花荣;罗康生
【期刊名称】《微计算机信息》
【年(卷),期】2008(24)14
【摘要】本文设计了一种全数字高效的跳频同步方法,详细介绍了其基于FPGA硬件平台的实现方案.此方案采用了快速出局捕获和计数跟踪的方法,并用Verilog HDL进行电路描述.后仿真验证表明,在信噪比为-12dB的情况下仍能在短时间内达到精确同步.该方案具有抗干扰能力强,捕获时间短,结构简单等优点.在跳频通信中具有广泛的应用前景.
【总页数】3页(P169-170,176)
【作者】李瑾;赵明生;赵花荣;罗康生
【作者单位】100084,北京,清华大学电子工程系;100084,北京,清华大学电子工程系;100084,北京,清华大学电子工程系;100084,北京,清华大学电子工程系
【正文语种】中文
【中图分类】TN914.41
【相关文献】
1.高速跳频同步干扰的FPGA实现 [J], 赵云;
2.基于FPGA的跳频系统快速同步算法设计与实现 [J], 付睿智;杨玉彬;汤华军
3.高速跳频同步干扰的FPGA实现 [J], 赵云
4.基于FPGA的短波跳时跳频系统同步的实现 [J], 梁东坡;周安栋;屈晓旭;王永斌
5.全数字跳频跟踪环设计及其FPGA实现 [J], 陈明;全厚德
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（ １ ． Ｃ ｏ ｍ ｍ ａ ｎ ｄ Ａ ｕ ｔ ｏ ｍａ ｔ ｉ ｏ ｎ Ｗｏ ｒ ｋ ｓ ｔ ａ ｔ ｉ ｏ ｎ ｏ ｆＸ ｉ ｎ ｊ ｉ ａ ｎ ｇ Ｍｉ ｌ ｉ ｔ ａ ｒ ｙ Ｒ ｅ ｇ ｉ ｏ ｎ ， Ｕ ｒ ｕ ｍ ｑ ｉ ８ ３ ０ ０ ４ ２ ， Ｃ ｈ ｉ ｎ ａ ； ２ ． Ｕ ｎ ｉ ｔ ６ ９ ２ ４ ０ ｆ 咒 Ａ， ｏ Ｕ ｒ ｕ ｍ ｑ ｉ ８ ３ ０ ０ ４ ２ ， Ｃ ｈ ｉ ｎ ａ ）
试表 明， 该 快 速 同 步 算 法 建 立 时 短 、 同步 稳 定 可 靠 。
关键词 ： 跳 频 ；快 速 同步 ； Ｆ Ｐ Ｇ Ａ； 独 立 信 道 法 ；同步 头法
中图 分 类 号 ： Ｔ Ｎ ９ ２ ５ ＋ ． １ 文献标识码 ： Ａ 文 章 编 号 ：１ ６ ７ ４ — ６ ２ ３ ６ （ ２ ０ １ ３ ） ０ ７ — ０ １ ５ ２ — ０ ３
第２ １ 卷 第 ７期
Ｖｏ １ ． ２１
Ｎｏ ． ７
— —
电子设 计 工程
Ｅｌ ｅ ｃ ｔ ｒ ｏ ｎ ｉ ｃ Ｄｅ ｓ ｉ ｇ ｎ Ｅｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ
２ ０ １ ３年 ４月
Ａｐ ｒ ．２ ０１ ３
基于 Ｆ Ｐ Ｇ Ａ 的跳频 系统快 速 同步算 法设计 与实现
付睿 智 ，杨 玉彬 ，汤华军
（ １ ． 新 疆 军 区指 挥 自动化 工作 站 新 疆 鸟 鲁 木 齐 ８ ３ ０ ０ ４ ２ ； ２ ． ６ ９ ２ ４ ０部 队 新 疆 乌 鲁 木 齐 ８ ３ ０ ０ ４ ２ ） 摘 要 ：同 步技 术是 跳 频 系统 的核 心 。本 文针 对 Ｆ Ｐ Ｇ Ａ 的跳 频 系统 ， 设计 了 一 种基 于独 立信 道 法 ， 同步 字 头 法和 精 准 时 钟 相 结 合 的 快 速 同步 方 法 ， 同 时设 计 了基 于双 图案 的 改进 型 独 立 信 道 法 ， 同 步算 法协 议 ， 协议帧格式等。该设计使 用 Ｖ Ｈ Ｄ Ｌ硬 件 语 言 实现 ， 采用 Ａ ｌ ｔ ｅ ｒ ａ公 司的 Ｅ Ｐ ３ Ｃ １ ６ Ｅ １ ４ ４ Ｃ ８作 为 核 心 芯 片 ， 并 在 此 硬 件 平 台上 进 行 了功 能验 证 。 实 际 测
Ａｂ ｓ ｔ ｒ ａ ｃ ｔ ： Ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ ｉ ｓ ｔ ｈ ｅ ｃ ｏ ｒ ｅ ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ ｏ ｆ Ｆ ｒ ｅ ｑ ｕ ｅ ｎ ｃ ｙ Ｈｏ ｐ ｐ ｉ ｎ ｇ Ｓ ｐ ｒ ｅ ａ ｄ Ｓ ｐ ｅ ｃ ｔ ｒ ｕ ｍ（ Ｆ ＨＳ Ｓ ）Ｓ ｙ ｓ ｔ ｅ ｍ． Ｔ ｈ ｉ ｓ ｐ ａ ｐ ｅ ｒ ｄ ｅ ｓ ｉ ｇ ｎ ｓ
跳 频 通 信 技 术 具 有 抗 干 扰 、抗 截 获 和 高 频 谱 利 用 率 ， 应
用 广 泛 。 同 步 是 跳 频 系 统 的关 键 技 术 ． 收发双方 只有在相 同
跳 频 图案 相 同 跳 变 规 律 的 同步 状 态 下 。才可 稳 定 建 立 通 信 。 传统 同步方法ｌ ｌ ｌ 主 要 有 自同 步 法 、 独立 信道法 、 同步头法 、 精 准 时 钟 法 。自同步 法 通 过 频 率 搜 索 同步 ． 难度大建立时间长 ； 而 独 立 信 道 法 通 过 固定 信 道 同 步 ． 抗 截获 能力弱 ； 同 步 头 法 的同步头一旦受干扰 ， 整 个 系统 将 无 法 工 作 ：精 准 时 钟 法 对 时钟依赖太大 ， 时 钟 不 精 准 将 增 大 失 步 的可 能 。 文 中 设 计 了
ａ ｆ ａ ｓ ｔ ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ ｍｅ ｔ ｈ ｏ ｄ ｆ ｏ ｒ Ｆ ＨＳ Ｓ ｓ ｙ ｓ ｔ ｅ ｍ ｂ ａ ｓ ｅ ｄ ｏ ｎ Ｆ Ｐ ＧＡ，ｗ ｈ ｉ ｃ ｈ ｃ ｏ ｍｂ ｉ ｎ ｅ ｓ ｔ ｈ ｅ ｍｅ ｔ ｈ ｏ ｄ ｏ ｆ ｉ ｎ ｄ ｅ ｐ ｅ ｎ ｄ ｅ ｎ ｔ ｃ ｈ ａ ｎ ｎ ｅ ｌ ， ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ — ｈ ｅ ａ ｄ ａ ｎ ｄ ｐ ｒ ｅ ｃ ｉ ｓ ｉ ｏ ｎ ｃ ｌ ｏ ｃ ｋ ． Ｔ ｈ ｉ ｓ ｐ ａ ｐ ｅ ｒ ａ ｌ ｓ ｏ ｄ ｅ ｓ ｉ ｇ ｎ ｓ ａ ｎ ｉ ｍｐ ｒ ｏ ｖ ｅ ｄ ｉ ｎ ｄ ｅ ｐ ｅ ｎ ｄ ｅ ｎ ｔ ｃ ｈ ａ ｎ ｎ ｅ ｌ ｂ ａ ｓ ｅ ｄ ｏ ｎ ｔ ｗ ｏ ｈ ｏ ｐ ｐ ｉ ｎ ｇ ｐ ａ ｔ ｔ ｅ ｒ ｎ ｓ ，ｐ ｒ ｏ ｔ ｏ ｃ ｏ ｌ ｏ ｆ ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ ａ ｌ ｇ ｏ ｒ ｉ ｔ ｈ ｍ ａ ｎ ｄ ｆ ｒ ａ ｍｅ ｆ ｏ ｒ ｍａ ｔ ｏ ｆ ｔ ｈ ｅ ｐ ｒ ｏ ｔ ｏ ｃ ｏ １ ．Ｐ ｒ ａ ｃ ｔ ｉ ｃ ａ ｌ ａ ｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｓ ｈ ｏ ｗｓ ｔ ｈ ａ ｔ ｔ ｈ ｉ ｓ ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ ｍｅ ｔ ｈ ｏ ｄ ｉ ｓ ｆ ａ ｓ ｔ ａ ｎ ｄ ｒ ｅ ｌ ｉ ａ ｂ ｌ ｅ ． Ｋｅ ｙ ｗｏ ｒ ｄ ｓ ：ｆ ｒ ｅ ｑ ｕ ｅ ｎ ｃ ｙ — ｈ ｏ ｐ ｐ ｉ ｎ ｇ； ｆ ａ ｓ ｔ ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ；Ｆ Ｐ ＧＡ；ｉ ｎ ｄ ｅ ｐ ｅ ｎ ｄ ｅ ｎ ｔ ｃ ｈ ａ ｎ ｎ ｅ ｌ ；ｓ ｙ ｎ ｃ ｈ ｒ ｏ ｎ ｉ ｚ ａ ｔ ｉ ｏ ｎ — ｈ ｅ ａ ｄ
Ａ ｆ ａ ｓ ｔ ｓ ｙ ｎ ｃ ｈ ｒ Ｏ ｎｉ ｚ ａｔ ｉ Ｏ ｎ ａ ｌ ｇ ｏ ｒ ｉ ｔ ｈ ｍ ｆ ｏ ｒ ｆ ｒ ｅ ｑ ｕ ｅ ｎ ｃ ｙ ｈ ｏ ｐｐ ｉ ｎｇ ｓ ｐｒ ｅ ａ ｄ ｓ ｐ ｅ ｃ ｔ ｒ ｕｍ
ｓ ｙ ｓ ｔ ｅ ｍ ｂａ ｓ ｅ ｄ ｏ ｎ ＦＰＧＡ